verilog教程2(編輯修改稿)
2024-11-17 14:48 本頁面
【文章內容簡介】 時延定義 例 1： not 3 N1(QN, Q)。 三種延時都為 3 例 2： nand (4,5) (Out, In1, In2)。 上升時延為 4，下降時延為 5，轉換到 x的時延為兩者的最小值 4 例 3： notif1 (2,8,6) (Dout,Din,Ctrl)。 上升時延為 2，下降時延為 8，截止時延為 6，轉換到 x的時延為三者的最小值 2 24解碼器實例 module Dec2to4(A,B,Enable,z)。 input A,B,Enable。 output[0:3] z。 not (1,2) V0(Abar,A), V1(Bbar,B)。 nand (4,3) N0(z[3], Enable,A,B), N0(z[0], Enable,Abar,Bbar), N0(z[1], Enable,Abar,B), N0(z[2], Enable,A,Bbar)。 endmodule 語言要素及表達式 門電平模型 三種建模方式 測試驗證 連續(xù)賦值 用于數(shù)據(jù)流行為建模 將值賦給線網(wǎng)，不能為寄存器賦值，格式為： assign target = expression。 在 expression發(fā)生變化時，執(zhí)行 assign語句 例： wire Z, A, B。 assign (2,3,4) Z = Aamp。B。 半加器的例子 module HalfAdder(A, B, Sum, Carry)。 input A, B。 output Sum, Carry。 assign 2 Sum=A^B。 assign 5 Carry=Aamp。B。 endmodule 過程語句 用于行為建模 兩種語句： ? initial ? always 一個模塊內可包含任意多個 initial 和always語句，它們相互并行執(zhí)行，即，它們的執(zhí)行順序與其在模塊中的順序無關 initial語句 只執(zhí)行一次 在模擬開始時執(zhí)行 例： reg State。 initial State=0。 initial語句 帶順序過程的 initial語句 reg State,Reset。 initial begin State=0。 Reset=0。 5 Reset=1。 10 Reset=0。 end always語句 always語句反復執(zhí)行 例： always 5 Clock=~Clock。 由事件控制的順序過程的 always語句 例： module HalfAdde
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