verilog教程2-wenkub
2022-10-23 14:48:42 本頁面
【正文】 amp。b1100 條件操作符 根據(jù)條件表達式的值選擇表達式 例： wire Result=Addr?CodeA:CodeB。//2輸入與非門 xor xor1(Y,A,B,C)。 //當(dāng) Ctrl=1時 ,Dout=Din,Ctrl=0時 ,Dout=z 邏輯門小節(jié) 格式： 門類型 實例名 (輸出端口 , 控制端口,輸入端口 ) MOS開關(guān) 控制數(shù)據(jù)流動的開關(guān)： nmos, cmos, pmos 例： nmos N1(Out, In, Ctrl)。 上升時延為 4，下降時延為 5，轉(zhuǎn)換到 x的時延為兩者的最小值 4 例 3： notif1 (2,8,6) (Dout,Din,Ctrl)。 not (1,2) V0(Abar,A), V1(Bbar,B)。 assign (2,3,4) Z = Aamp。 output Sum, Carry。 endmodule 過程語句 用于行為建模 兩種語句： ? initial ? always 一個模塊內(nèi)可包含任意多個 initial 和always語句，它們相互并行執(zhí)行，即，它們的執(zhí)行順序與其在模塊中的順序無關(guān) initial語句 只執(zhí)行一次 在模擬開始時執(zhí)行 例： reg State。 Reset=0。 由事件控制的順序過程的 always語句 例： module HalfAdder(A, B, Sum, Carry)。 Carry=Aamp。 4 Data=1。 join Data的波形圖 0 3 2 4 過程性賦值 過程性賦值分為： ? 阻塞性過程賦值： 如 b=a 賦值操作執(zhí)行完后，塊才結(jié)束 b的值在賦值語句執(zhí)行后立刻改變 過程性賦值 ? 非阻塞性過程賦值 如 b=a 塊結(jié)束后才完成賦值操作 b的值并不是立刻就改變的 if_else語句 例： if(Sum60) begin State=1。 end if_else語句 可有 else,也可沒有 else 推薦使用 else, 否則在綜合時可能會引入不想要的 Latch if_else語句 支持嵌套結(jié)構(gòu) if(… ) if(… ) else else if_else語句 else與最近的一個 if構(gòu)成 if_else 例： if(… ) if(… ) if(…) else case語句 多路條件分支結(jié)構(gòu) 例： case(State) 0: Dout=Aamp。 default: Dout=Dout。 for語句先要展開來，再去仿真 結(jié)構(gòu)建模
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