verilog教程2(已修改)
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【正文】 Verilog教程 (2) 清華大學微電子學研究所 2020年 9月 提綱 語言要素及表達式 門電平模型 三種建模方式 測試驗證 語言要素及表達式 門電平模型 三種建模方式 測試驗證 值集合 四種基本的值： ? 0:邏輯 0或 “ 假 ” ? 1:邏輯 1或 “ 真 ” ? z:高阻 ? x:未知 常量 整型數(shù)： ? 簡單十進制數(shù)： 32, 10 ? 基數(shù)表示法： ?十進制 :D,二進制 :B,八進制 :O,十六進制 :H ?5‘O37, 4’D2, 7’Bx， 8’H1_8_F_F 常量 實數(shù) ? 十進制計數(shù)法： , ? 科學計數(shù)法： (2300), 4E2() 常量 字符串 ? 雙引號內(nèi)的字符序列： “ Everything is OK” 數(shù)據(jù)類型 線網(wǎng)類型：表示結(jié)構(gòu)化元件間的物理連線，綜合后一般為連線節(jié)點 寄存器類型：抽象的數(shù)據(jù)存儲單元，只能在 always和 initial語句中被賦值， 有可能 被綜合成寄存器 線網(wǎng)類型 wire和 tri線網(wǎng)：兩者均為連線， tri用于描述多個驅(qū)動源同時驅(qū)動同一根線的線網(wǎng)類型，并無特殊意義 wire A, B。 wire [7:0] Data。 tri[15:0] DataBus。 Verilog數(shù)據(jù)類型的缺省值為 1位 wire 寄存器類型 5種： ? reg ? integer ? time ? real ? realtime reg 寄存器類型 最常見的數(shù)據(jù)類型 reg Clock。 reg[3:0] State。 reg[1:32] Data。 存儲器 reg[0:7] Mem[0:127] 為 128個 8位寄存器的數(shù)組 對存儲器賦值必須針對每個寄存器進行賦值，不能整體賦值 參數(shù) 參數(shù)是一個常量，經(jīng)常用于定義時延和變量的寬度 parameter BITWIDTH = 8。 parameter SETUPTIME = 10。 位選擇 從向量中抽取特定的位 State[0] amp。amp。 State[1] //寄存器位選擇 A = Data[3]。 //線網(wǎng)位選擇 部分選擇 選擇向量的連續(xù)序列 reg [7:0] State。 State[6:3] //選擇 State的 4位 操作符 對數(shù)據(jù)進行運算，可分為 ? 算術(shù)操作符 ? 關(guān)系操作符 ? 相等操作符 ? 邏輯操作符 ? 其它 算術(shù)操作符 加減乘除： +, , *, / 取模： % 算術(shù)操作結(jié)果的長度由最長的操作數(shù)決定 關(guān)系操作符 大于： 小于： 不大于： = 大小于： = 相等關(guān)系操作符 邏輯相等： == 邏輯不等： != 全等： === z, x等位嚴格相等 非全等： !== 例：對于 A=239。b1x和 B=239。b1x，則 A==B結(jié)果為 x, A===B結(jié)果
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