【正文】 Verilog HDL 基礎語法入門 第一講 課程簡介 ?目的： ?簡單介紹 Verilog HDL語言和仿真工具 ?介紹講課計劃 ?介紹如何不斷地學習新的有關知識 講座中關于 Verilog HDL的主要內容 講課內容主要包括： Verilog 的應用 Verilog 語言的組成部件 結構級的建模與仿真 行為級的建模與仿真 延遲參數(shù)的表示 Verilog 的測試平臺： ? 怎樣產生激勵信號和控制信號 ? 輸出響應的產生、記錄和驗證 任務和函數(shù) 用戶定義的元器件（ primitives） 可綜合風格的 Verilog 建模 講座中關于 Verilog仿真工具的主要內容 講課內容主要包括： 如何對所做的設計進行編譯和仿真 如何使用元器件庫 如何用 VerilogXL命令行界面調試代碼 如何用圖形用戶界面（ GUI） 延遲的計算和標記 仿真性能建模 循環(huán)多次仿真 目的 : ? 了解用 HDL語言設計數(shù)字邏輯的優(yōu)點 ? 了解 Verilog 主要應用領域 ? 了解 Verilog 的發(fā)展歷史 ? 了解電路系統(tǒng)的不同層次的 Verilog抽象 第二講： Verilog 的應用 Verilog HDL是一種用于數(shù)字邏輯電路設計的語言 : 用 Verilog HDL描述的電路設計就是該電路 的 Verilog HDL模型 。 Verilog HDL 既是一種行為描述的語言也 是一種結構描述的語言 。 這也就是說 ， 既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型 。 Verilog模型可以是實際電路的不同級別的抽象 。 這些抽象的級別和它們對應的模型類型共有以下五種： Verilog 的應用 Verilog 的應用 ? 系統(tǒng)級 (system): 用高級語言結構實現(xiàn)設計模塊的外部性能的模 ? 算法級 (algorithmic): 用高級語言結構實現(xiàn)設計算法的模型。 ? RTL級 (Register Transfer Level): 描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 ? 門級 (gatelevel): 描述邏輯門以及邏輯門之間的連接的模型。 ? 開關級 (switchlevel): 描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 Verilog 的應用 一個復雜電路的完整 Verilog HDL模型是由若個 Verilog HDL 模塊構成的，每一個模塊又可以由若干個子模塊構成。 利用 Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和 RTL級的模型設計。這種行為描述語言具有以下八項功能： Verilog 的應用 ? 可描述順序執(zhí)行或并行執(zhí)行的程序結構。 ? 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 ? 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 ? 提供了條件、 ifelse、 case、循環(huán)程序結構。 ? 提供了可帶參數(shù)且非零延續(xù)時間的任務 (task)程序結構。 ? 提供了可定義新的操作符的函數(shù)結構 (function)。 Verilog 的應用 ? 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 ? Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。 ? Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在 Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog 的應用 Verilog HDL作為一種高級的硬件描述編程語言，有著類似 C語言的風格。其中有許多語句如： if語句、case語句等和 C語言中的對應語句十分相似。如果讀者已經掌握 C語言編程的基礎，那么學習 Verilog HDL并不困難，我們只要對 Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數(shù)字邏輯電路。下面我們將對 Verilog HDL中的基本語法逐一加以介紹。 模塊的抽象 技術指標： 用文字表示 用算法表示 用高級行為的 Verilog模塊表示 RTL/功能級： 用可綜合的 Verilog模塊表示 門級 /結構級： 用實例引用的 Verilog模塊表示 版圖布局 /物理級： 用幾何形狀來表示 行為綜合 邏輯綜合 綜合前仿真 綜合后仿真 布局布線 第三講 .簡單的 Verilog HDL 模塊 目的 : ? 通過簡單的例子了解 Verilog模塊的基本構成 ? 了解 Verilog模塊的層次結構和行為模塊 ? 了解 Verilog模塊的測試 簡單的 Verilog HDL 模塊 下面先介紹幾個簡單的 Verilog HDL程序 ,然后從中分析 Verilog HDL程序的特性。 例 []: module adder ( count,sum,a,b,cin )。 input [2:0] a,b。 input cin。 output count。 output [2:0] sum。 assign {count,sum}=a+b+cin。 endmodule 這個例子描述了一個三位的加法器 。 從例子中可以看出整個 Verilog HDL程序是嵌套在 module和endmodule聲明語句里的 。 簡單的 Verilog HDL 模塊 例 []： module pare ( equal,a,b )。 output equal。 //聲明輸出信號 equal input [1:0] a,b。 //聲明輸入信號 a,b assign equal=（ a==b） ？ 1： 0。 /*如果兩個輸入信號相等 ,輸出為 1。 否則為 0*/ endmodule 這 個 程 序 描 述 了 一 個 比 較 器 . 在 這 個 程 序 中,/*........*/和 //.........表示注釋部分 ,注釋只是為了方便程序員理解程序 ,對編譯是不起作用的 。 簡單的 Verilog HDL 模塊 例 []： module trist2(out,in,enable)。 output out。 input i