【正文】 Verilog HDL 基礎(chǔ)語法入門 第一講 課程簡(jiǎn)介 ?目的： ?簡(jiǎn)單介紹 Verilog HDL語言和仿真工具 ?介紹講課計(jì)劃 ?介紹如何不斷地學(xué)習(xí)新的有關(guān)知識(shí) 講座中關(guān)于 Verilog HDL的主要內(nèi)容 講課內(nèi)容主要包括： Verilog 的應(yīng)用 Verilog 語言的組成部件 結(jié)構(gòu)級(jí)的建模與仿真 行為級(jí)的建模與仿真 延遲參數(shù)的表示 Verilog 的測(cè)試平臺(tái)： ? 怎樣產(chǎn)生激勵(lì)信號(hào)和控制信號(hào) ? 輸出響應(yīng)的產(chǎn)生、記錄和驗(yàn)證 任務(wù)和函數(shù) 用戶定義的元器件（ primitives） 可綜合風(fēng)格的 Verilog 建模 講座中關(guān)于 Verilog仿真工具的主要內(nèi)容 講課內(nèi)容主要包括： 如何對(duì)所做的設(shè)計(jì)進(jìn)行編譯和仿真 如何使用元器件庫 如何用 VerilogXL命令行界面調(diào)試代碼 如何用圖形用戶界面（ GUI） 延遲的計(jì)算和標(biāo)記 仿真性能建模 循環(huán)多次仿真 目的 : ? 了解用 HDL語言設(shè)計(jì)數(shù)字邏輯的優(yōu)點(diǎn) ? 了解 Verilog 主要應(yīng)用領(lǐng)域 ? 了解 Verilog 的發(fā)展歷史 ? 了解電路系統(tǒng)的不同層次的 Verilog抽象 第二講： Verilog 的應(yīng)用 Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言 : 用 Verilog HDL描述的電路設(shè)計(jì)就是該電路 的 Verilog HDL模型 。 Verilog HDL 既是一種行為描述的語言也 是一種結(jié)構(gòu)描述的語言 。 這也就是說 ， 既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計(jì)電路的Verilog HDL模型 。 Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象 。 這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種： Verilog 的應(yīng)用 Verilog 的應(yīng)用 ? 系統(tǒng)級(jí) (system): 用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模 ? 算法級(jí) (algorithmic): 用高級(jí)語言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。 ? RTL級(jí) (Register Transfer Level): 描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。 ? 門級(jí) (gatelevel): 描述邏輯門以及邏輯門之間的連接的模型。 ? 開關(guān)級(jí) (switchlevel): 描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。 Verilog 的應(yīng)用 一個(gè)復(fù)雜電路的完整 Verilog HDL模型是由若個(gè) Verilog HDL 模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。 利用 Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計(jì)。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級(jí)和 RTL級(jí)的模型設(shè)計(jì)。這種行為描述語言具有以下八項(xiàng)功能： Verilog 的應(yīng)用 ? 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 ? 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間。 ? 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 ? 提供了條件、 ifelse、 case、循環(huán)程序結(jié)構(gòu)。 ? 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù) (task)程序結(jié)構(gòu)。 ? 提供了可定義新的操作符的函數(shù)結(jié)構(gòu) (function)。 Verilog 的應(yīng)用 ? 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。 ? Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級(jí)和開關(guān)級(jí)的模型設(shè)計(jì)。 ? Verilog HDL的構(gòu)造性語句可以精確地建立信號(hào)的模型。這是因?yàn)樵?Verilog HDL中，提供了延遲和輸出強(qiáng)度的原語來建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog 的應(yīng)用 Verilog HDL作為一種高級(jí)的硬件描述編程語言，有著類似 C語言的風(fēng)格。其中有許多語句如： if語句、case語句等和 C語言中的對(duì)應(yīng)語句十分相似。如果讀者已經(jīng)掌握 C語言編程的基礎(chǔ)，那么學(xué)習(xí) Verilog HDL并不困難，我們只要對(duì) Verilog HDL某些語句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì) Verilog HDL中的基本語法逐一加以介紹。 模塊的抽象 技術(shù)指標(biāo)： 用文字表示 用算法表示 用高級(jí)行為的 Verilog模塊表示 RTL/功能級(jí)： 用可綜合的 Verilog模塊表示 門級(jí) /結(jié)構(gòu)級(jí)： 用實(shí)例引用的 Verilog模塊表示 版圖布局 /物理級(jí)： 用幾何形狀來表示 行為綜合 邏輯綜合 綜合前仿真 綜合后仿真 布局布線 第三講 .簡(jiǎn)單的 Verilog HDL 模塊 目的 : ? 通過簡(jiǎn)單的例子了解 Verilog模塊的基本構(gòu)成 ? 了解 Verilog模塊的層次結(jié)構(gòu)和行為模塊 ? 了解 Verilog模塊的測(cè)試 簡(jiǎn)單的 Verilog HDL 模塊 下面先介紹幾個(gè)簡(jiǎn)單的 Verilog HDL程序 ,然后從中分析 Verilog HDL程序的特性。 例 []: module adder ( count,sum,a,b,cin )。 input [2:0] a,b。 input cin。 output count。 output [2:0] sum。 assign {count,sum}=a+b+cin。 endmodule 這個(gè)例子描述了一個(gè)三位的加法器 。 從例子中可以看出整個(gè) Verilog HDL程序是嵌套在 module和endmodule聲明語句里的 。 簡(jiǎn)單的 Verilog HDL 模塊 例 []： module pare ( equal,a,b )。 output equal。 //聲明輸出信號(hào) equal input [1:0] a,b。 //聲明輸入信號(hào) a,b assign equal=（ a==b） ？ 1： 0。 /*如果兩個(gè)輸入信號(hào)相等 ,輸出為 1。 否則為 0*/ endmodule 這 個(gè) 程 序 描 述 了 一 個(gè) 比 較 器 . 在 這 個(gè) 程 序 中,/*........*/和 //.........表示注釋部分 ,注釋只是為了方便程序員理解程序 ,對(duì)編譯是不起作用的 。 簡(jiǎn)單的 Verilog HDL 模塊 例 []： module trist2(out,in,enable)。 output out。 input i