【正文】 類： 在為不同工藝的基本元件建立庫模型的時(shí)候，常常需要用不同的 連接類型來與之對應(yīng)，使其行為與實(shí)際器件一致。常見的有以下 幾種。 類型 功能 wire, tri 對應(yīng)于標(biāo)準(zhǔn)的互連線（缺?。? supply1, supply2 對應(yīng)于電源線或接地線 wor, trior 對應(yīng)于有多個(gè)驅(qū)動源的線或邏輯連接 wand, triand 對應(yīng)于有多個(gè)驅(qū)動源的線與邏輯連接 trireg 對應(yīng)于有電容存在能暫時(shí)存儲電平的連接 tri1, tri0 對應(yīng)于需要上拉或下拉的連接 如果不明確地說明連接是何種類型 ， 應(yīng)該是指 wire 類型 。 語法詳細(xì)講解 主要的數(shù)據(jù)類型 寄存器（ register）類型變量 ? register 型變量能保持其值 ， 直到它被賦于新的值 。 ? register 型變量常用于行為建模 ， 產(chǎn)生測試的激勵(lì)信號 。 ? 常用行為語句結(jié)構(gòu)來給寄存器類型的變量賦值 。 a b sl selb sela nsl out reg_a reg_sel reg_b 語法詳細(xì)講解 主要的數(shù)據(jù)類型 寄存器（ register）類型變量的數(shù)據(jù)類型 寄存器類型變量共有四種數(shù)據(jù)類型： 類型 功能 . reg 無符號整數(shù)變量 ， 可以選擇不同的位寬 。 integer 有符號整數(shù)變量 ， 32位寬 ， 算術(shù)運(yùn)算可產(chǎn)生 2的 補(bǔ)碼 。 real 有符號的浮點(diǎn)數(shù) ， 雙精度 。 time 無符號整數(shù)變量 ， 64位寬 （ VerilogXL仿真 工具用 64位的正數(shù)來記錄仿真時(shí)刻 ） 語法詳細(xì)講解 主要的數(shù)據(jù)類型 如何選擇正確的數(shù)據(jù)類型？ ? 輸入口（ input）可以由寄存器或網(wǎng)絡(luò)連接驅(qū)動，但它本身只能驅(qū)動網(wǎng)絡(luò)連接。 ? 輸出口 (output)可以由寄存器或網(wǎng)絡(luò)連接驅(qū)動，但它本身只能驅(qū)動網(wǎng)絡(luò)連接。 ? 輸入 /輸出口 (inout)只可以由網(wǎng)絡(luò)連接驅(qū)動，但它本身只能驅(qū)動網(wǎng)絡(luò)連接。 ? 如果信號變量是在過程塊 (initial塊 或 always塊 )中被賦值的，必須把它聲明為寄存器類型變量 語法詳細(xì)講解 主要的數(shù)據(jù)類型 舉例說明數(shù)據(jù)類型的選擇 module top。 wire y。 reg a, b。 DUT u1(y,a,b)。 initial begin a = 0。 b = 0。 10 a =1。 …. end endmodule 模塊 DUT的邊界 輸入口 輸出口 輸出 /入口 /register /register inout module DUT(Y, A, B_)。 output Y。 input A,B: wire Y, A, B。 and (Y, A, B)。 endmodule 語法詳細(xì)講解 主要的數(shù)據(jù)類型 選擇數(shù)據(jù)類型時(shí)常犯的錯(cuò)誤 ? 在過程塊中對變量賦值時(shí)，忘了把它定義為寄存器 類型（ reg）或已把它定義為連接類型了（ wire） ? 把實(shí)例的輸出連接出去時(shí)，把它定義為寄存器類型了 ? 把模塊的輸入信號定義為寄存器類型了。 這是經(jīng)常犯的三個(gè)錯(cuò)誤?。。? 語法詳細(xì)講解 主要的數(shù)據(jù)類型 參數(shù)（ parameters）類型 ? 常用參數(shù)來聲明運(yùn)行時(shí)的常數(shù)。 ? 可用字符串表示的任何地方 ,都可以用定義的參數(shù)來代替。 ? 參數(shù)是本地的，其定義只在本模塊內(nèi)有效。 舉例說明： module md1(out,in1,in2)。 ….. parameter cycle=20, prop_del=3, setup=cycle/2prop_del, p1=8, x_word=16’ bx, file = “ /user1/jmdong/design/” 。 wire [p1:0] w1。 //用參數(shù)來說明 wire 的位寬 …. initial begin $open(file)。 ……. 20230 display( “ %s” ,file)。 $stop end …. endmodule 語法詳細(xì)講解 主要的數(shù)據(jù)類型 參數(shù)值的改寫 (方法之一 ) 舉例說明 : module mod ( out, ina, inb)。 … parameter cycle = 8, real_constant=, file = “ /user1/jmdong/design/” 。 … endmodule module test。 … mod mk(out,ina,inb)。 defparam =6, =“ ../” 。 … endmodule 語法詳細(xì)講解 主要的數(shù)據(jù)類型 參數(shù)值的改寫 (方法之二 ) 舉例說明 : module mod ( out, ina, inb)。 … parameter cycle = 8, real_constant=, file = “ /user1/jmdong/design/” 。 … endmodule module test。 … mod (5, , “ ../” ) mk(out,ina,inb)。 … endmodule 語法詳細(xì)講解 寄存器陣列 Verilog 語言支持寄存器陣列的聲明 ： 舉例說明： integer NUMS [7:0]。 // 8個(gè)整型變量的寄存器陣列 time t_vals [3:0]。 //4個(gè)時(shí)間變量的寄存器陣列 數(shù)據(jù)類型為 reg 的陣列常稱為存儲器（即 memory）： reg [15:0] MEM [0:1023]。 // 1K x 16 位的存儲器 reg [7:0] PREP [‘ hfffe : ‘ hffff]。 // 2 x 8 位的存儲器 可以用參數(shù)來表示存儲器的大?。? parameter wordsize = 16。 parameter memsize = 1024。 reg [wordsize1:0] MEM3[memsize1:0]。 演講完畢，謝謝觀看！