北航夏宇聞verilog講稿ppt語法入門(編輯修改稿)
2025-03-16 11:58 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 錄數(shù)據(jù)變化 6) $dumplimit(file_size)。 //規(guī)定數(shù)據(jù)文件的大小 （ 字節(jié) ） 7) $dumpall。 //記錄所有指定信號(hào)的變化值到數(shù)據(jù)文件中 模塊 的 測(cè)試 如何把被測(cè)模塊的響應(yīng)變化記錄到數(shù)據(jù)庫(kù)文件中 ？ 舉例說明： $dumpvars。 //記錄各層次模塊中所有信號(hào)的變化 $dumpvars(1,top)。 //只記錄模塊 top中所有信號(hào)的變化 $dumpvars(2,)。 //記錄 top模塊中實(shí)例 u1和它以下一層子模塊所有信號(hào)的變化 $dumpvars(0,)。 //記錄 top模塊中實(shí)例 u2和它本層所有信號(hào)的變化 ,還有 信號(hào)的變化 。 $dumpvars(3,)。 //記錄 top模塊中 u2和 u1所有信號(hào)的變化 （ 包括其兩層以下子模塊的信號(hào)變化 ） 。 模塊 的 測(cè)試 如何把被測(cè)模塊的響應(yīng)變化記錄到數(shù)據(jù)庫(kù)文件中 ？ 舉例說明： 下面的 Verilog 代碼段可以代替測(cè)試文件中的系統(tǒng)任務(wù) $monitor initial begin $dumpfile(“ ” ） ； $dumpvars(0,top)。 end 語法詳細(xì)講解 第五講 . Verilog 語法要點(diǎn) 目標(biāo) : ? 理解 Verilog 語言的一些重要規(guī)定 . ? 學(xué)會(huì)認(rèn)識(shí)一些有關(guān)的重要語言符號(hào) . ? 掌握 Verilog 中如何規(guī)定時(shí)間單位 語法詳細(xì)講解 Verilog 與 C 的主要不同點(diǎn) Verilog 有許多語法規(guī)則與 C 語言一致 。 ? 但與 C 語言有根本的區(qū)別： 并行性 塊的含義： initial 塊 和 always塊 兩種賦值語句： 阻塞 賦值 “ = ” 非阻塞賦值 “〈 = ” 語法詳細(xì)講解 空格 和注釋 Verilog 是一種格式很自由的語言 。 ? 空格在文本中起一個(gè)分離符的作用， 別的沒有其他用處。 ? 單行注釋符用 //********* 與 C 語言一致 ? 多行注釋符用 /* */ 與 C 語言一致 語法詳細(xì)講解 整數(shù)和實(shí)常數(shù) Verilog 語言中常數(shù)可以是整數(shù)或?qū)崝?shù)： ? 整數(shù)可以標(biāo)明位數(shù)也可以不標(biāo)明位數(shù) ， 表示方法： 《 位數(shù) 》 ‘ 《 基數(shù) 》 《 值 》 其中 《 位數(shù) 》 表明該數(shù)用二進(jìn)制的幾位來表示 《 基數(shù) 》 可以是二 （ b） 、 八 （ O） 、 十 （ d） 或 十六 （ h） 進(jìn)制 《 數(shù)值 》 可以是所選基數(shù)的任何合法的值包括 不定值 x 位和高阻值 z。 如 :64‘ hff01 8’ b1101_0001 ‘ h83a ? 實(shí)常數(shù)可以用十進(jìn)制表示也可以用科學(xué)浮點(diǎn)數(shù)表示 ，如： 32e4 （ 表示 ） ( 表示 4100） 語法詳細(xì)講解 字符串 Verilog 語言中 ， 字符串常常用于表示命令內(nèi)需要顯示的信息 。 ? 用 “ ” 括起來的一行字符串 ， 換新一行用 “ \n” 字符 ,與 C 語言一致 。 ? 在字符串中可以用 C 語言中的各種格式控制符 ，如 \t, \” , \\? ? 在字符串中可以用 C 語言中的各種數(shù)值型式控制符 (有些不同 )， 如： %b(二進(jìn)制 ), %o(八進(jìn)制 )， %d(十進(jìn)制 ), %h(十六進(jìn)制 ), %t(時(shí)間類型 )， %s (字符串類型 )? 語法詳細(xì)講解 標(biāo)識(shí)符 ? 所謂標(biāo)識(shí)別符就是用戶為程序描述中的 Verilog 對(duì)象所起的名字 。 ? 標(biāo)識(shí)符必須以英語字母 （ az, AZ） 起頭 ， 或者用下橫線符 （ _ ） 起頭 。 其中可以包含數(shù)字 、 $符和下橫線符 。 ? 標(biāo)識(shí)符最長(zhǎng)可以達(dá)到 1023個(gè)字符 。 ? 模塊名 、 端口名和實(shí)例名都是標(biāo)識(shí)符 。 ? Verilog語言是大小寫敏感的 ， 因此 sel 和 SEL 是兩個(gè)不同的標(biāo)識(shí)符 。 語法詳細(xì)講解 合法和非法標(biāo)識(shí)符 合法的： shift_reg_a busa_index bus263 非法的： 34 //不能用數(shù)字開頭 a*b_ //不能含有非字母符號(hào) * n263 //不能含有非字母符號(hào) Verilog 是大小寫敏感的 。 所有的 Verilog 關(guān)鍵詞都是小寫的 。 語法詳細(xì)講解 特別的標(biāo)識(shí)符 ? 特別標(biāo)識(shí)符是用 “ \” 符開始 ， 以空格符結(jié)束的標(biāo) 識(shí)符 。 它可以包含任何可打印的 ASCII字符 。 ? 但 “ \” 符和空格并不算是標(biāo)識(shí)符的一部分 。 ? 特別標(biāo)識(shí)符往往是由 RTL級(jí)源代碼或電路圖類型的 設(shè)計(jì)輸入經(jīng)過綜合器自動(dòng)綜合生成的網(wǎng)表結(jié)構(gòu)型 Verilog 語句中的標(biāo)識(shí)符 。 舉例說明： \~sel , \bus+index , \{A,B} , Top.\3inst .1 , //在層次模塊中的標(biāo)識(shí)名 語法詳細(xì)講解 系統(tǒng)任務(wù)和函數(shù) $標(biāo)識(shí)符 ? ‘ $’ 符號(hào)表示 Verilog 的系統(tǒng)任務(wù)和函數(shù) ? 常用的系統(tǒng)任務(wù)和函數(shù)有下面幾種： 1)$time //找到當(dāng)前的仿真時(shí)間 2)$display, $monitor //顯示和監(jiān)視信號(hào)值的變化 3)$stop //暫停仿真 4)$finish //結(jié)束仿真 5) 6) 例： 7) initial $monitor($time,” a=%b, b=%b” , a, b)。 8) //每當(dāng) a 或 b值變化時(shí)該系統(tǒng)任務(wù)都顯示當(dāng)前的仿真時(shí)刻并分別用二進(jìn)制和十六進(jìn)制顯示信號(hào) a和 b的值 語法詳細(xì)講解 特殊符號(hào) “ ” 特殊符號(hào) “ ” 常用來表示延遲： ? 在過程賦值語句時(shí)表示延遲 。 例： initial begin 10 rst=1。 50 rst=0。 end ? 在門級(jí)實(shí)例引用時(shí)表示延遲 。 例： not 1 not1(nsel, sel)。 and 2 and2(a1, a, nsel)。 ? 在模塊實(shí)例引用時(shí)表示參數(shù)傳遞 介紹參數(shù)類型變量時(shí)再講 。 語法詳細(xì)講解 編譯引導(dǎo)語句 ? 編譯引導(dǎo)語句用主鍵盤左上角小寫鍵 “ ` ” 起頭 ? 用于指導(dǎo)仿真編譯器在編譯時(shí)采取一些特殊處理 ? 編譯引導(dǎo)語句一直保持有效 ， 直到被取消或重寫 ? `resetall 編譯引導(dǎo)語句把所有設(shè)置的編譯引導(dǎo)恢復(fù)到缺省狀態(tài) ? 常用的編譯引導(dǎo)有：
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