【正文】 證的、可綜合的、實(shí)現(xiàn)后門(mén)數(shù)在 5000門(mén)以上的 HDL模型 ?固核（ Firm Core）： 在某 FPGA器件上實(shí)現(xiàn)的、經(jīng)過(guò)驗(yàn)證、 5000門(mén)以上的電路結(jié)構(gòu)編碼文獻(xiàn) ?硬核（ Hard Core）： 以某種工藝實(shí)現(xiàn)的、經(jīng)過(guò)驗(yàn)證、 5000門(mén)以上的電路結(jié)構(gòu)版圖掩膜 2022/4/14 南通大學(xué)電子信息學(xué)院 29 典型設(shè)計(jì)流程 TopDown 設(shè)計(jì)思想 系統(tǒng)級(jí)設(shè)計(jì) 模塊 A 模塊 B 模塊 C 模塊A1 模塊A2 模塊A3 模塊B1 模塊B2 模塊B3 模塊C1 模塊C2 2022/4/14 南通大學(xué)電子信息學(xué)院 30 2022/4/14 南通大學(xué)電子信息學(xué)院 31 用 EDA設(shè)計(jì)數(shù)字系統(tǒng)的典型流程 電路圖設(shè)計(jì) HDL設(shè)計(jì) 電路功能仿真 HDL功能仿真 邏輯綜合、時(shí)序驗(yàn)證 優(yōu)化、布局布線 布線后門(mén)級(jí)仿真 工藝文件 電路制造版圖或 FPGA 碼流文件 設(shè)計(jì)要求 實(shí)現(xiàn) 2022/4/14 南通大學(xué)電子信息學(xué)院 32 硬件描述語(yǔ)言的發(fā)展趨勢(shì) 當(dāng)前集成電路的設(shè)計(jì)面臨一些問(wèn)題，如設(shè)計(jì)重用、知識(shí)產(chǎn)權(quán)和內(nèi)核插入；高層次綜合和混合模型的總和；驗(yàn)證包括仿真驗(yàn)證和形式驗(yàn)證等自動(dòng)驗(yàn)證手段；深亞微米效應(yīng)；等等。 ?Verilog HDL的編程風(fēng)格簡(jiǎn)潔明了，高效便捷。 ?Verilog HDL允許在同一個(gè)電路模型內(nèi)進(jìn)行不同抽象層次的描述。國(guó)外電子專(zhuān)業(yè)很多會(huì)在本科階段教授 VHDL，在研究生階段教授Verilog。設(shè)計(jì)者用它進(jìn)行數(shù)字邏輯系統(tǒng)的仿真模擬、時(shí)序分析、邏輯綜合。 20世紀(jì) 90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 研究并行快速算法 。 實(shí)時(shí)系統(tǒng)： 信號(hào)處理專(zhuān)用的微處理器為核心的設(shè)備 ， 主要工作量是編寫(xiě)匯編程序 。 2022/4/14 南通大學(xué)電子信息學(xué)院 11 數(shù)字信號(hào)處理系統(tǒng)的分類(lèi) ?非實(shí)時(shí)系統(tǒng)： 信號(hào)處理的工作是可以事后進(jìn)行 。 ? 程序：由編程語(yǔ)言所表達(dá)的算法問(wèn)題的求解過(guò)程就是 。 2022/4/14 南通大學(xué)電子信息學(xué)院 8 算法和數(shù)據(jù)結(jié)構(gòu)的基本概念 ?算法就是解決特定問(wèn)題的有序步驟 。 ?完全可以用計(jì)算機(jī)或微處理器來(lái)完成處理工作。2022/4/14 南通大學(xué)電子信息學(xué)院 1 Verilog HDL 復(fù)雜數(shù)字系統(tǒng)設(shè)計(jì) ? 講 解 人 : 邵蔚 ? 電 話 : 13773666530 ? 辦公地點(diǎn)： 12617室 ? Email : 2022/4/14 南通大學(xué)電子信息學(xué)院 2 什么是復(fù)雜的數(shù)字邏輯系統(tǒng) ? 嵌入式微處理機(jī)系統(tǒng) ? 數(shù)字信號(hào)處理系統(tǒng) ? 高速并行計(jì)算邏輯 ? 高速通信協(xié)議電路 ? 高速編碼 /解碼、加密 /解密電路 ? 復(fù)雜的多功能智能接口 ? 門(mén)邏輯總數(shù)超過(guò)幾萬(wàn)門(mén)達(dá)到幾百甚至達(dá)幾千 萬(wàn)門(mén)的數(shù)字系統(tǒng) 2022/4/14 南通大學(xué)電子信息學(xué)院 3 為什么要設(shè)計(jì)復(fù)雜數(shù)字邏輯系統(tǒng) ?對(duì)嵌入式系統(tǒng)的性能要求越來(lái)越高 通用的微處理機(jī)不能滿足要求 硬件結(jié)構(gòu)是提高系統(tǒng)總體性能的關(guān)鍵 軟件只能提高系統(tǒng)的靈活性能 軍用系統(tǒng)的實(shí)時(shí)、高可靠、低功耗要求 系統(tǒng)的功能專(zhuān)一，但對(duì)其各種性能要求極高 降低系統(tǒng)的設(shè)計(jì)和制造成本 2022/4/14 南通大學(xué)電子信息學(xué)院 4 設(shè)計(jì)數(shù)字系統(tǒng)的基本方法 ?傳統(tǒng)的：線路圖 ?現(xiàn)代的：硬件描述語(yǔ)言 2022/4/14 南通大學(xué)電子信息學(xué)院 5 數(shù)字信號(hào)處理、計(jì)算、程序算法和硬線邏輯的基本概念 ?數(shù)字信號(hào)處理 ?計(jì)算（ Computing） ?算法和數(shù)據(jù)結(jié)構(gòu) ?編程語(yǔ)言和程序 ?體系結(jié)構(gòu) ?硬線邏輯 2022/4/14 南通大學(xué)電子信息學(xué)院 6 數(shù)字信號(hào)處理 ?現(xiàn)代電子系統(tǒng)設(shè)備中廣泛使用了數(shù)字信號(hào)處理 專(zhuān)用集成電路。 2022/4/14 南通大學(xué)電子信息學(xué)院 7 計(jì)算 （ Computing） ?“ Computing 這門(mén)學(xué)問(wèn)研究怎樣系統(tǒng)地有步驟地描述和轉(zhuǎn)換信息，實(shí)質(zhì)上它是一門(mén)覆蓋了多個(gè)知識(shí)和技術(shù)范疇的學(xué)問(wèn)，其中包括了計(jì)算的理論、分析、設(shè)計(jì)、效率和應(yīng)用。 ?數(shù)據(jù)結(jié)構(gòu)就是解決特定問(wèn)題的相應(yīng)的模型 。 ? 常用的編程語(yǔ)言： C、 Pascal、 Fortran、 Basic或匯編語(yǔ)言 。 ? 實(shí)時(shí)系統(tǒng)： 信號(hào)處理的工作必須在規(guī)定的很短的時(shí)間內(nèi)完成 。 輸入 /輸出數(shù)據(jù)大多為數(shù)據(jù)流 ， 直接用于控制 。 2) 電路實(shí)現(xiàn)問(wèn)題： 設(shè)計(jì)并研制具有并行結(jié)構(gòu)的數(shù)字和計(jì)算邏輯結(jié)構(gòu)和相應(yīng)的接口邏輯 。 ? 在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如 CPLD、FPGA）的應(yīng)用已得到普及。 2022/4/14 南通大學(xué)電子信息學(xué)院 19 Verilog HDL的發(fā)展歷史 1989 Cadence 公司購(gòu)買(mǎi) Verilog HDL的版權(quán) 1990 Verilog HDL 公開(kāi)發(fā)表 1980`s VerilogXL 誕生 1990有關(guān) Verilog HDL的 全部權(quán)利都移交給 OVI(Open Verilog International)組織 1995 Verilog IEEE1364 標(biāo)準(zhǔn)公開(kāi)發(fā)表 1999 模擬和數(shù)字都適用的 Verilog 標(biāo)準(zhǔn)公開(kāi)發(fā)表 2022 Verilog IEEE13642022 標(biāo)準(zhǔn)公開(kāi)發(fā)表 Verilog IEEE 13642022…… 2022/4/14 南通大學(xué)電子信息學(xué)院 20 VHDL 比 VerilogHDL早幾年成為 IEEE標(biāo)準(zhǔn)； 語(yǔ)法 /結(jié)構(gòu)比較嚴(yán)格，因而編寫(xiě)出的 模塊風(fēng)格 比較清晰； 比較適合由較多的設(shè)計(jì)人員合作完成 的特大型項(xiàng)目（一百萬(wàn)門(mén)以上）。 ?從國(guó)內(nèi)來(lái)看， VHDL的參考書(shū)很多，而Verilog HDL的參考書(shū)相對(duì)較少，這給學(xué)習(xí) Verilog HDL帶來(lái)一些困難。設(shè)計(jì)者可以從開(kāi)關(guān)、門(mén)級(jí)、 RTL和行為等各個(gè)層次對(duì)電路模型進(jìn)行定義。 ?所有的制造廠商提供用于 Verilog HDL綜合之后的邏輯仿真的元件庫(kù)，使用 Verilog HDL進(jìn)行設(shè)計(jì)，即可在更廣泛的范圍內(nèi)選擇委托制造的廠商。這些問(wèn)題給 EDA技術(shù)的發(fā)展提出了新的要求，因此硬件描述語(yǔ)言的改進(jìn)和發(fā)展非常必要。 input a,b,sl。 else out=b。 reg out。b01: out = i1。b11: out = i3。 input a,b,sl。 and 1 u3(selb, b, sl)。 input i0, i1, i2, i3。 not not0(s1n, s1)。 and and2(y2, i2, s1, s0n)。 ?通過(guò)綜合，行為描述的模塊可能轉(zhuǎn)化為門(mén)級(jí)描述的模塊。 output count。 2022/4/14 南通大學(xué)電子信息學(xué)院 45 例 24 比較器 module pare(equal, a, b)。 endmodule 2022/4/14 南通大學(xué)電子信息學(xué)院 46 例 25 三態(tài)驅(qū)動(dòng)器 module trist2(out,in,enable )。 endmodule Bufif1是 Verilog提供的門(mén)類(lèi)型關(guān)鍵字，共 26種 2022/4/14 南通大學(xué)電子信息學(xué)院 47 例 26 三態(tài)驅(qū)動(dòng)器 module trist1(sout,sin,ena )。 endmodule module mytri (out,in,enable )。 endmodule 實(shí)例調(diào)用 2022/4/14 南通大學(xué)電子信息學(xué)院 48 例 27 測(cè)試 `include “” module t。 initial begin ain=0。end always 50 clock=~clock。 muxtwo m(.out(outw),.a(ain),.b(bin),.sl(select))。 assign c=a|b。 output out。 ? mytri tri_inst(.out(sout),enable(ena ),.in(sin))。 inout [15:0] db。 assign f=(x)?y:z。 else if(en) q=d。 2022/4/14 南通大學(xué)電子信息學(xué)院 55 數(shù)據(jù)類(lèi)型及其常量和變量 ?Verilog共有 19種數(shù)據(jù)類(lèi)型，僅介紹 4種： reg型 wire型 integer型 parameter型 ? Verilog中有常量、變量之分，它們分別屬于 19種數(shù)據(jù)類(lèi)型 2022/4/14 南通大學(xué)電子信息學(xué)院 56 常量 ?數(shù)字： 二進(jìn)制、八進(jìn)制、十進(jìn)制、十六進(jìn)制 。 ?在一個(gè)模塊中改變另一個(gè)模塊的參數(shù)時(shí)，要用 defparam命令。 4. wire 受單個(gè)驅(qū)動(dòng)源的驅(qū)動(dòng)； tir 受多個(gè)驅(qū)動(dòng)源的驅(qū)動(dòng)。 ?下表說(shuō)明了 wire型變量在多驅(qū)動(dòng)情況時(shí)的結(jié)果 2022/4/14 南通大學(xué)電子信息學(xué)院 62 表 : wire/tri 0 1 x z 0 0 x x 0 1 x 1 x 1 x x x x x z 0 1 x z 2022/4/14 南通大學(xué)電子信息學(xué)院 63 ? reg型 寄存器數(shù)據(jù)類(lèi)型 1. 通過(guò)賦值語(yǔ)句可以改變 reg型變量的值。 reg q0,q1,q2,q3。 memory型不可綜合 2022/4/14 南通大學(xué)電子信息學(xué)院 65 運(yùn)算符和表達(dá)式 1. 基本的算術(shù)運(yùn)算符 ?+（ 加法運(yùn)算符，正） ?（ 減法運(yùn)算符，負(fù)） ?*（ 乘法運(yùn)算符） ?/ （ 除法運(yùn)算符） ?% （ 模運(yùn)算符） 2022/4/14 南通大學(xué)電子信息學(xué)院 66 ? ~（按位取反，單目運(yùn)算符） ? amp。 d= a | b。當(dāng)輸入為 x、 z時(shí)結(jié)果不確定 。 reg c。 說(shuō)明：塊結(jié)束后才完成賦值（因此 f不是立即被賦值），在 always塊描述的時(shí)序電路中應(yīng)使用非阻塞賦值。 c=b。 2022/4/14 南通大學(xué)電子信息學(xué)院 81 塊語(yǔ)句 順序塊 格式： begin： 塊名 塊內(nèi)聲明語(yǔ)句 語(yǔ)句 1； 語(yǔ)句 2； …… 語(yǔ)句 n。 join 特點(diǎn)：塊內(nèi)語(yǔ)句并行執(zhí)行 ,塊內(nèi)各語(yǔ)句的順序是任意的。 條件語(yǔ)句 ( if_else語(yǔ)句 ) 2022/4/14 南通大學(xué)電子信息學(xué)院 88 if _else 語(yǔ)句 例： if(a=b) q0=0。 else if(x==3) a=c。amp。amp。 2022/4/14 南通大學(xué)電子信息學(xué)院 91 case語(yǔ)句 多分支選擇語(yǔ)句 一般形式： ?case(控制表達(dá)式 ) 分支表達(dá)式 endcase ?casez(控制表達(dá)式 ) 分支表達(dá)式 endcase ?casex(控制表達(dá)式 ) 分支表達(dá)式 endcase case表達(dá)式：語(yǔ)句； 默認(rèn)項(xiàng)：語(yǔ)句； 2022/4/14 南通大學(xué)電子信息學(xué)院 92 例如： reg[2:0] in。 3?b010:out=8?b11111011。 3?b110:out=8?b10111111。 ?只允許有一個(gè) default語(yǔ)句。 2022/4/14 南通大學(xué)電子信息學(xué)院 95 repeat語(yǔ)句（重復(fù)執(zhí)行，次數(shù)由表達(dá)式?jīng)Q定） 格式： repeat(表達(dá)式 ) 語(yǔ)句（或語(yǔ)句組）； 常量 2022