【文章內(nèi)容簡(jiǎn)介】 endtable endprimitive ? 表里有邊沿項(xiàng)表示輸入跳變 。 ? 在一條入口語句中只能說明一個(gè)輸入跳變 ， 因?yàn)?Verilog仿真是基于事件 ， 一次只允許一個(gè)事件發(fā)生 。 ? 在每個(gè)時(shí)間步中 ， 電平入口優(yōu)先于邊沿入口 ， 因?yàn)殡娖阶詈筇幚?。因此 ， 下面的出口： (? 0) ? : ? : 。 可由下式取代 : 0 ? : ? : 。 兩個(gè)都給出時(shí) ， 只有后者起作用 提高可讀性的簡(jiǎn)寫形式 Verilog中有一些符號(hào)可用于 UDP真值表中以提高可讀性 符號(hào) 表示 解釋 沒有變化 時(shí)序元件輸出的下一個(gè)值與當(dāng)前值相同 ？ 0、 1或 x 任何值 b 0或 1 任何確定值 r (01) 01跳變 f (10) 10跳變 p (01)、 (0x)或 (x1) 任何上升沿 (posedge) n (10)、 (1x)或 (x0) 任何下降沿 (negedge) * (??) 任何跳變 提高可讀性的簡(jiǎn)寫形式 table // clk dat state next r 0 : ? : 0 。 r 1 : ? : 1 。 (0x) 1 : 1 : 1 。 (0x) 0 : 0 : 0 。 (x1) 1 : 1 : 1 。 (x1) 0 : 0 : 0 。 // 忽略時(shí)鐘的下降沿 n ? : ? : 。 // 忽略時(shí)鐘穩(wěn)定時(shí)的任何數(shù)據(jù)變化 ? * : ? : 。 endtable 帶同步復(fù)位的 D觸發(fā)器 primitive U_ff_p_cl( q, d, clk, cl)。 input d, clk, cl。 output q。 reg q。 table // d clk cl :q :q+ 1 1 r 1 :? : 1。 // clock 1 0 r ? :? : 0。 // clock 0 ? r 0 :? : 0。 // reset ? p 0 :0 : 。 // reducing pessimism 1 p 1 :1 : 。 0 p ? :0 : 。 ? n ? :? : 。 // ignore falling clk * ? ? :? : 。 // ignore changes on d ? ? * :? : 。 // ignore changes on clk endtable endprimitive 帶使能和復(fù)位的鎖存器 primitive u_latch_cl (q, d, g, cl)。 output q。 input d, g, cl。 reg q。 table // d g cl :q :q+ 1 0 1 ? :? : 0。 1 1 ? :? : 1。 1 ? 0 :1 : 1。 // reducing pessimism 0 ? 0 :0 : 0。 // reducing pessimism 0 ? 1 :? : 0。 // reducing pessimism 0 ? ? :0 : 0。 // reducing pessimism ? 0 0 :? : 。 // latch disabled ? 0 1 :? : 0。 // clear endtable endprimitive 當(dāng)使能 g為高 (H)時(shí)，鎖存器鎖存 d；只有當(dāng) g為低時(shí)復(fù)位信號(hào) cl才有效（高有效）。 使用通報(bào)符 (notifier)的寄存器 `timescale 1ns/ 1ns module dff_nt (q, ck, d, rst)。 input ck, d, rst。 output q。 reg nt。 U_FFD_RB i1 (q, d, ck, rst, nt)。 specify specparam tsu = 2。 (ck = q) = (2: 3: 4)。 $setup (d, posedge ck, tsu, nt)。 endspecify endmodule 下面的例子是異步復(fù)位的上升沿 D觸發(fā)器，有時(shí)序檢查和路徑延遲。這個(gè)模型使用了一個(gè) UDP，并將通報(bào)符作為 UDP的一個(gè)輸入。 primitive U_ FFD_ RB (Q, D, CP, RB,NT)。 output Q。 reg Q。 input D, CP, RB, NT。 table // D CP RB NT :Q :Q+ 1 0 r ? ? :? : 0。 // clock a 0 1 r 1 ? :? : 1。 // clock a 1 1 p 1 ? :1 : 。 // reducing pessimism 0 p ? ? :0 : 。 // reducing pessimism ? ? 0 ? :? : 0。 // asynchronous reset ? ? x ? :0 : 。 // reducing pessimism ? n ? ? :? : 。 // ignore falling clock * ? ? ? :? : 。 // ignore rising edges on D ? ? * ? :? : 。 // ignore changes on reset ? ? ? * :? : x。 // NT變化使 Q產(chǎn)生 x endtable endprimitive 第 19章 Verilog的可綜合描述風(fēng)格 學(xué)習(xí)目標(biāo)： 學(xué)習(xí)組合邏輯和時(shí)序邏輯的可綜合的描述風(fēng)格及技術(shù)，包括： ? 不支持的 Verilog結(jié)構(gòu) ? 過程塊 ? 寄存器 ? 敏感列表 ? 持續(xù)賦值 ? 綜合指導(dǎo) ? 條件結(jié)構(gòu) ? 阻塞及非阻塞賦值 ? 鎖存器 /MUX推斷 ? 函數(shù) function ? 任務(wù) task ? 復(fù)位 ? 有限狀態(tài)機(jī) FSM ? 宏庫及設(shè)計(jì)復(fù)用 描述風(fēng)格簡(jiǎn)介 如果邏輯輸出在任何時(shí)候都直接由當(dāng)前輸入組合決定 ， 則為 組合邏輯 。 如果邏輯暗示存儲(chǔ)則為 時(shí)序邏輯 。如果輸出在任何給定時(shí)刻不能由輸入的狀態(tài)決定，則暗示存儲(chǔ)。 通常綜合輸出不會(huì)只是一個(gè)純組合或純時(shí)序邏輯。 一定要清楚所寫的源代碼會(huì)產(chǎn)生什么類型輸出， 并能夠反過來確定為什么所用的綜合工具產(chǎn)生這個(gè)輸出， 這是非常重要的。 不支持的 Verilog結(jié)構(gòu) 綜合工具通常不支持下列 Verilog結(jié)構(gòu) : initial 循環(huán) ： repeat forever while 非結(jié)構(gòu)化的 for語句 數(shù)據(jù)類型 ： event real time UDP fork…join 塊 wait 過程持續(xù)賦值： assign deassign force release 操作符： = = = ! = = 過程塊 ? 任意邊沿 – 在所有輸入信號(hào)的任意邊沿進(jìn)入的過程塊產(chǎn)生組合邏輯 。 這種過程塊稱為組合塊 。 always @( a or b) // 與門 y = a amp。 b。 ? 單個(gè)邊 沿 – 在一個(gè)控制信號(hào)的單一邊沿上進(jìn)入的過程塊產(chǎn)生同步邏輯 。 這種過程塊稱為同步塊 。 always @( posedge clk) // D flipflop q = d。 – 同步塊也可以對(duì)異步復(fù)位信號(hào)的變化產(chǎn)生敏感 always @( posedge clk or negedge rst_) if (! rst_) q = 0。 else q = d。 過程塊中的寄存器類型 若同步塊中使用一個(gè) reg， 則： ? 如果在一個(gè)時(shí)鐘周期賦值并在另一個(gè)周期被采樣 ， 則只能以硬件寄存器實(shí)現(xiàn) 。 ? 如果 reg還是一個(gè)基本輸出 ， 它會(huì)出現(xiàn)在綜合網(wǎng)表中 ， 但不一定是一個(gè)硬件寄存器 。 ? 若兩者都不是 ， 該信號(hào)可能被優(yōu)化掉 。 若組合塊中使用一個(gè) reg， 則： ? 如果 reg值隨塊的任何一個(gè)輸入的變化而改變 ， 則在綜合時(shí)不會(huì)產(chǎn)生硬件寄存器 。 ? 如果 reg值并不總是隨塊的輸入變化而改變 ， 則綜合時(shí)會(huì)產(chǎn)生一個(gè)鎖存器 。 同步寄存器舉例 在這個(gè)例子中， rega只作暫存，因此會(huì)被優(yōu)化掉。 module ex1reg (d, clk, q)。 input d, clk。 output q。 reg q, rega。 always @( posedge clk) begin rega = 0。 if (d) rega = 1。 q = rega。 end endmodule 在這個(gè)例子中， rega產(chǎn)生一個(gè)寄存器，不會(huì)被優(yōu)化掉。 module ex2reg (d, clk, q)。 input d, clk。 output q。 reg q, rega。 always @( posedge clk) begin rega = 0。 if (d) rega = 1。 end always @( posedge clk) q = rega。 endmodule 組合邏輯中的寄存器類型舉例 在這個(gè)例子中 , y和 rega總是賦新值 , 因此產(chǎn)生一個(gè)純組合邏輯。 module ex3reg (y, a, b, c)。 input a, b, c。 output y。 reg y, rega。 always @( a or b or c) begin if (a amp。 b) rega = c。 else rega = 0。 y = rega。 end endmodule 在這個(gè)例子中， rega不總是產(chǎn)生新值，因此會(huì)產(chǎn)生一個(gè)鎖存器， y是鎖存器的輸出 module ex4reg (y, a, b, c)。 input a, b, c。 output y。 reg y, rega。 always @( a or b or c) begin if (a amp。 b) rega = c。 y = rega。 end endmodule 在下面的例子， rega是暫存變量，并被優(yōu)化掉 敏感列表 敏感表不完全 : module sens (a, q, b, sl)。 input a, b, sl。 output q。 reg q。 always @( sl) begin if (! sl) q = a。 else q = b。 end endmodule 完全的敏感列表 module sensc (q, a, b, sl)。 input a, b, sl。 output q。 reg q。 always @( sl or a or b) begin if (! sl) q