基于fpga的洗衣機(jī)控制器veriloghdl語言描述的設(shè)計(jì)與開發(fā)(編輯修改稿)
2024-11-25 15:25 本頁面
【文章內(nèi)容簡介】 if(!Reset) begin H_L_f3=1。 end else if(Count == Delay10ms) begin H_L_f3=Key_in。 end end always @(posedge Clk or negedge Reset ) begin if(!Reset) begin H_L_f4=1。 end else begin H_L_f4=H_L_f3。 end end assign Key_out = H_L_f4 amp。 (~H_L_f3)。 endmodule 時鐘分頻模塊的 設(shè)計(jì) 由于使用的 FPGA 的輸入時鐘是 20M hz，定時模塊的自減頻率是 1hz，因此需要進(jìn)行分頻得到 1hz 的時鐘頻率輸入給定時模塊。 時鐘分頻模塊圖如圖 3： 時鐘分頻模塊功能仿真圖如圖 4： 圖 3 圖 4 其 Verilog HDL 語言描述如下： module FrequencyDivider(Clk,Rst,ClkOut)。 input Clk,Rst。 output ClkOut。 reg [23:0] Count。 reg OutData。 reg Reset。 always @(posedge Clk ) //異步復(fù)位同步釋放 begin Reset=Rst。 end always @(posedge Clk or negedge Reset) begin if(!Reset) begin Count=0。 OutData=0。 end else if(Count==2439。d10_000_000) begin Count=0。 OutData=~OutData。 end 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 else begin Count=Count+139。d1。 end end assign ClkOut=OutData。 endmodule 定時器 設(shè)定和自減 模塊的設(shè)計(jì) 定時器設(shè)定和自減模塊可以設(shè)定定時器的工作時間，通過輸入的 1hz 的信號使定時器的值每秒自減 1，直至為 0。其 定時器的值輸出給 數(shù)碼管譯碼 模塊 和時序控制 模塊 。 定時器設(shè)定和自減模塊圖如圖 5；定時器設(shè)定和自減模塊功能仿真圖如圖 6： 圖 5 圖 6 其 Verilog HDL 語言描述如下： module KeySet(Clk,Clk_1hz,Rst,Start,UpKey,DownKey,SetTimer)。 input Clk,Clk_1hz,Rst,Start,UpKey,DownKey。 output [6:0] SetTimer。 reg [6:0] Timer。 reg [6:0] rTimer。 reg Reset。 always @(posedge Clk ) //異步復(fù)位同步釋放 begin Reset=Rst。 end always @(posedge Clk or negedge Reset) begin if(!Reset) begin Timer=739。d50。 end //定時時間賦初值 else if(Start) begin if(UpKey) begin Timer=Timer+139。b1。 end else if(DownKey) begin Timer=Timer139。b1。 end end // 時 間 減 一end 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 我們的愛情，我們的理想，我們的未來，我們的成長，我們的幸福 always @(posedge Clk_1hz) //1s 信號輸入 begin rTimer=Timer。 if(!Start) begin if(rTimer==739。d0) begin rTimer=0。 end //時間到 0保持以免錯誤 else begin rTimer=rTimer139。b1。 end end//每秒減一 end assign SetTimer=rTimer。 endmodule 時序中心控制 模塊的設(shè)計(jì) 時序控制模塊由定時器送來的值來控制洗衣機(jī)控制器的工作方式，正轉(zhuǎn)、反轉(zhuǎn)、停轉(zhuǎn)和報(bào)警。 時序 中心 控制模塊 圖如圖 7； 時序 中心 控制模塊 圖 功能仿真 如圖 8： 圖 7 圖 8 其 Verilog HDL 語言描述如下： module Center(Clk,Start,Rst,Forward,Back,Stop,Sound,SetTimer)。 input Clk,Start,Rst。 input [6:0]SetTimer。 output Back,Stop,Sound,Forward。 reg rBack,rStop,rSound,rForward。 reg [3:0] i。 reg [1:0] j。 reg [6:0] rSetTimer。 reg [24:0] num。 reg Reset。 always @(posedge Clk ) //異步復(fù)位同步釋放 begin Reset=Rst。 end always @(posedge Clk or negedge Reset) be
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