【文章內(nèi)容簡介】 編程內(nèi)部互連資源（IR）。LE是FPGA芯片實現(xiàn)邏輯的基本結(jié)構(gòu)，LE之間可以靈活地互相連接。LE的功能很強，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可以配置成RAM等復雜的形式。FPGA采用SRAM進行功能配置，可重復編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此需在FPGA外加EPROM或FLASH，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)加載到SRAM中。裝載的過程是在FPGA內(nèi)部的一個時序電路的控制下自動進行的，所以在為FPGA設(shè)計電路時，一定要給它配備一個專用的配置芯片。除了上述構(gòu)成FPGA基本結(jié)構(gòu)的三種資源以外，隨著工藝的進步和應(yīng)用系統(tǒng)需求的發(fā)展，一般在FPGA中還可能包含以下可選資源：存儲器資源（塊RAM、分布式RAM）；數(shù)字時鐘管理單元（分頻/倍頻、數(shù)字延遲、時鐘鎖定）；算數(shù)運算單元（高速硬件乘法器、乘加器）；多電平標準兼容的I/O接口；高速串行I/O接口；特殊功能模塊（以太網(wǎng)MAC等硬IP核）；微處理器（PowerPC405等硬處理器口核）。 FPGA的基本特點FPGA有以下特點：采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片；FPGA可做其它全定制或半定制ASIC電路的中試樣片；FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳；FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一；FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。隨著微電子技術(shù)、EDA技術(shù)、以及應(yīng)用系統(tǒng)需求的發(fā)展，可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA正在逐漸成為數(shù)字系統(tǒng)開發(fā)的平臺，并將在以下方面繼續(xù)完善和提高：（1）高集成度，大容量、低成本、低電壓，低功耗；（2）資源多樣化；（3）適用于片上系統(tǒng)：處理器、高速串行I/O、DSP等等；（4）深亞微米工藝的使用。目前基于90nm工藝的FPGA已經(jīng)商用，正在向65nm挺進；（5）各種軟硬IP庫的發(fā)展和完善；（6）動態(tài)可重構(gòu)技術(shù)實用化。 FPGA芯片的選擇根據(jù)系統(tǒng)的功能要求，本設(shè)計使用的FPGA是Altera公司的Cyclone II系列的EP2C8Q208C8，Cyclone II FPGA是Altera公司推出的低成本FPGA。Cyclone II系列的FPGA有專門的DDR SDRAM接口電路，可以方便地實現(xiàn)FPGA與DDR SDRAM的連接。在整個邏輯設(shè)計中，利用Altera公司的PLL鎖相環(huán)Megafuntion產(chǎn)生所需要的時鐘，采用Altera LPM宏功能模塊中的異步FIFO，DDR SDRAM控制器接口采用Altera LPM宏功能模塊中的DDR MEMORY接口。采用現(xiàn)成的IP核，方便了我們的設(shè)計，不僅在設(shè)計效率上得到了提高，而且在可靠性方面也得到了一定程度的保證。DDR SDRAM系統(tǒng)中數(shù)據(jù)通路設(shè)計以及控制時序是本系統(tǒng)設(shè)計的核心，在構(gòu)建系統(tǒng)之前，基于以下因素選擇了Cyclone II系列的EP2C8芯片：（1）高達400MHz的工作頻率可以滿足高速數(shù)據(jù)處理以及傳輸?shù)囊?；?）Altera公司研發(fā)的Quartus II軟件擁有更直觀的開發(fā)界面，為整個系統(tǒng)的擴展和開發(fā)提供了很大的便捷。 Quartus Ⅱ簡介Quartus II是Altera開發(fā)的CPLD/FPGA應(yīng)用軟件工具，Quartus II提供了完善的集成而且與電路構(gòu)造不關(guān)聯(lián)的設(shè)計環(huán)境，擁有數(shù)字邏輯設(shè)計的全部特性。此外，Quartus II軟件為設(shè)計流程的每個階段提供Quartus II圖形用戶界面、EDA工具界面和命令行界面。設(shè)計流程包括以下幾個步驟：設(shè)計輸入；綜合；仿真；器件編程與配置。其中器件編程與配置包括以下四種編程模式：被動串行模式、JTAG模式、插座內(nèi)編程模式和主動串行模式。 Quartus II的設(shè)計流程建立工程是每個開發(fā)過程的開始，當工程建立好后，要適當選擇設(shè)計的輸入方式，設(shè)計輸入就是完成電路設(shè)計。Quartus II提供原理圖輸入方式、文本輸入方式和內(nèi)存編輯輸入方式。大多數(shù)工程設(shè)計時，都會用到LPM功能模塊和宏功能模塊來加速設(shè)計輸入。當編譯成功后，進行功能仿真驗證電路功能是否正確。通過功能仿真能及時發(fā)現(xiàn)設(shè)計中的錯誤，加快設(shè)計速度，提高設(shè)計的可靠性。綜合優(yōu)化是指將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門，RAM，觸發(fā)器等基本邏輯單元組成的邏輯連接。綜合優(yōu)化完成后需要檢查綜合結(jié)果是否與原設(shè)計一致，做綜合后仿真。在仿真時，把綜合優(yōu)化生成的標準延時文件反標注到綜合仿真模型中去，但是只能估計門延時，不能估計線延時。這些都通過后，進行程序下載和功能確認。滿足設(shè)計要求，設(shè)計完成，否則繼續(xù)上述工作。設(shè)計流程如圖31所示。圖31 Quartus II設(shè)計流程圖4 系統(tǒng)硬件設(shè)計 系統(tǒng)整體框架系統(tǒng)主要由三大塊組成，分別是自動累加數(shù)據(jù)產(chǎn)生模塊、DDR SDRAM控制器模塊、串口讀數(shù)據(jù)模塊。其中DDR SDRAM控制器模塊是本設(shè)計的重點，它又由命令模塊、控制器接口模塊、數(shù)據(jù)通路模塊和輸入/輸出FIFO模塊相互協(xié)作來完成對數(shù)據(jù)的讀寫操作。系統(tǒng)的整體框架如圖41所示。圖41 系統(tǒng)整體框圖 自動累加數(shù)據(jù)產(chǎn)生模塊為了驗證DDR SDRAM控制器的功能，在FPGA內(nèi)部設(shè)計了一個自動累加數(shù)據(jù)產(chǎn)生器供給SDRAM的寫入數(shù)據(jù)部分。此模塊自動產(chǎn)生0x00到0xFF的數(shù)據(jù)并與控制器地址線、數(shù)據(jù)線相連，經(jīng)輸入FIFO緩存，寫入到SDRAM中；然后經(jīng)過一系列有序的控制器操作指令后經(jīng)輸出FIFO緩存；最后，由串口讀出數(shù)據(jù)在串口調(diào)試工具上顯示出來，從而可以通過讀出來的數(shù)據(jù)驗證控制器是否能夠有效的實現(xiàn)功能。此模塊包含有讀寫生成信號、讀寫數(shù)據(jù)產(chǎn)生信號、讀寫請求信號及響應(yīng)信號。上電500us延時等待SDRAM就緒后，每640ns寫入8個16bit數(shù)據(jù)到SDRAM。自動累加數(shù)據(jù)產(chǎn)生模塊的原理圖如圖42所示。圖42 自動累加數(shù)據(jù)產(chǎn)生模塊 自動累加數(shù)據(jù)產(chǎn)生模塊部分代碼如下：always @(posedge clk or negedge rst_n)if(!rst_n) wrf_dinr = 1639。d0。else if(!wr_done amp。amp。 ((twr 639。h05) amp。amp。 (twr = 639。h0d))) begin//wrf_dinr = wrf_dinr+139。b1。 //寫入數(shù)據(jù)遞增assign wrf_wrreq = wrf_wrreqr。assign wrf_din = wrf_dinr。endmodule DDR SDRAM控制器模塊 DDR SDRAM控制器整體狀態(tài)分析DDR SDRAM支持的常用命令有7種：空操作（NOP）、激活操作（Active）、突發(fā)讀（Burst Read）、突發(fā)寫（Burst Write）、自動刷新（Auto refresh）、預充電（Precharge）、模式寄存器配置（Mode Register Set）。所有的操作命令都是通過信號線RAS_N、CAS_N、WE_N共同控制來實現(xiàn)的。在對DDR SDRAM 進行存取數(shù)據(jù)操作之前，首先要對其初始化；初始化完成之后，DDR SDRAM 便進入正常的工作狀態(tài)，此時便可對存儲器進行讀寫和刷新；數(shù)據(jù)的存取以一個激活命令（Active）開始，接著便是讀（Burst Read）或?qū)懀˙urst Write）命令。自動刷新（Autorefresh）命令用來周期性地刷新DDR SDRAM，以保持其內(nèi)部的數(shù)據(jù)不丟失。狀態(tài)轉(zhuǎn)換圖如圖43所示。圖43 DDR SDRAM控制器狀態(tài)機 DDR SDRAM控制器總體架構(gòu)本系統(tǒng)控制器是本次設(shè)計的主體部分，自動累加數(shù)據(jù)產(chǎn)生模塊和串口讀數(shù)據(jù)模塊協(xié)同其工作來實現(xiàn)功能驗證。其包括輸入/輸出FIFO模塊、控制接口模塊、CMD命令模塊、數(shù)據(jù)通路模塊。其中控制接口模塊包括命令接口模塊和刷新控制模塊，用于接收系統(tǒng)的控制信號，進而產(chǎn)生不同的CMD命令模塊用于接收CMD命令并解碼成操作指令并產(chǎn)生SDRAM的操作動作，包括仲裁和命令產(chǎn)生模塊；數(shù)據(jù)通路模塊則用于控制數(shù)據(jù)的有效輸入和輸出。系統(tǒng)控制器大致框架如圖44所示圖44 DDR SDRAM控制器框圖 輸入/輸出FIFO模塊輸入/輸出FIFO模塊的頂層原理圖文件如圖45所示。圖45 輸入輸出FIFO模塊FIFO模塊部分代碼如下：//例化SDRAM寫入數(shù)據(jù)緩存FIFO模塊Wrfifo uut_wrfifo( data(wrf_din), rdclk(clk_100m), rdreq(sdram_wr_ack), wrclk(clk_25m), wrreq(wrf_wrreq), q(sys_data_in), wrusedw(wrf_use) )。//例化SDRAM讀出數(shù)據(jù)緩存FIFO模塊Rdfifo uut_rdfifo( data(sys_data_out), rdclk(clk_25m), rdreq(rdf_rdreq), wrclk(clk_100m), wrreq(/*rdf_wrreq*/sdram_rd_ack), q(rdf_dout), wrusedw(rdf_use) )。endmodule 控制接口模塊設(shè)計系統(tǒng)控制接口模塊包括命令接口和刷新控制兩個模塊，該模塊內(nèi)含了初始化機制和系統(tǒng)指令分析機制。將CMD[2:0]翻譯成接口指令和對刷新計數(shù)器的控制。首先通過狀態(tài)機完成對CMD[2:0]的翻譯，根據(jù)CMD[2:0]輸入來決定狀態(tài)的轉(zhuǎn)移，完成CMD[2:0]的解碼，系統(tǒng)控制接口模塊如圖46所示。SDRAM需要周期性刷新來保持數(shù)據(jù)的不丟失，芯片數(shù)據(jù)手冊中通常會給出在一定時間T內(nèi)至少刷新n次，如果用戶使用的頻率為FrMHz的時鐘，則刷新周期Tf可以通過算式Tf=（T*Fr）/n計算得到。刷新控制在程序中通過一個計數(shù)器來完成，當?shù)竭_規(guī)定的計數(shù)周期，就向SDRAM發(fā)出REF_REQ刷新請求，知道SDRAM完成刷新操作，發(fā)出REF_