基于vhdl的數(shù)字電子鐘的設(shè)計(jì)-文庫吧資料
2024-11-18 03:16本頁面
【正文】 的時鐘由 SETMINUTE 和它本身記到 60的進(jìn)位兩部分組成。若高三位是 101時，則有一進(jìn)位。 ２．端口引腳名稱 輸入 ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ 輸出 ｓｅｃｏｎｄ — ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ， ｈｏｕｒ－ｄａｏｕｔ 五．設(shè)計(jì)原理圖 cl kr e se tse t m i ne n m i nd a o u t [ 6 . . 0 ]cl kcl k 1r e se tse t h o u renhourd a o u t [ 6 . . 0 ]cl kr e se td a o u t [ 5 . . 0 ]s e co n d : u 1h o u r: u 3cl kre s e ts e t m i ns e t h o u rs e co n d _ d a o u t [ 6 . . 0 ]m i n u t e _ d a o u t [ 6 . . 0 ]h o u r_ d a o u t [ 5 . . 0 ]m i n u t e : u 2 輸入： CLK— 時鐘脈沖， RESET— 復(fù)位信號， SETMIN— 分加 1信號， SETHOUR— 秒加 1信號 輸出： SECOND_DAOUT— 秒輸出， MINUTE_DAOUT— 分輸出， HOUR_DAOUT— 時輸出 時序仿真：程序主要運(yùn)用計(jì)數(shù)器完成，在時鐘 脈沖的作用下，完成時鐘功能，由時序圖可以看出每一個時鐘脈沖上升沿秒加 1，當(dāng)接收到 reset 信號，即 reset為高電平，所有計(jì)數(shù)為零，并重新計(jì)數(shù)， setmin 和 sethour 可以完成調(diào)節(jié)時鐘功能，都是高電平調(diào)節(jié)，每來一個脈沖，相應(yīng)的時或分加 1。規(guī)定每一模塊的功能和各模塊之間的接口。校時電路器是用來對 “ 時 ”“ 分 ”“ 秒 ” 顯示數(shù)字進(jìn)行校時調(diào)整的。譯碼顯示電路“ 時 ”“ 分 ”“ 秒 ” 計(jì)數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。將標(biāo)準(zhǔn)秒信號送入 “ 秒計(jì)數(shù)器 ” ， “ 秒計(jì)數(shù)器 ” 采用 60進(jìn)制計(jì)數(shù)器，每累加60 秒發(fā)送一個 “ 分脈沖 ” 信號，該信號將被送到 “ 時計(jì)數(shù)器 ” 。它的計(jì)時周期為 24小時；顯示滿刻度為 23 時 59 分 59 秒，另外具備校時功能。 2. 三個按鍵開關(guān)（清零，調(diào)小時，調(diào)分鐘）。 6. 培養(yǎng)獨(dú)立分析問題，解決問題的能力。 4. 了解軟件的元件管理含義以及模塊元件之間的連接概念。 2. 掌握十六進(jìn)制，二十四進(jìn)制，六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA工具軟件，有效地將 EDA技術(shù)推向成熟。 20世紀(jì) 90年代以來，微電子工藝有了驚人的發(fā)展， 2020年工藝水平已經(jīng)達(dá)到了 60nm，目前正向 45nm邁進(jìn)。 EDA是在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì) 算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來的。 EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺上，對硬件描述語言HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能?；?VHDL 的數(shù)字 電子鐘設(shè)計(jì) 摘要： 在簡要介紹了 EDA 技術(shù)特點(diǎn)的基礎(chǔ) 上 ，用 EDA 技術(shù)作為開發(fā)手段，采用了頂層圖形設(shè)計(jì)思想，基于硬件描述語言，以可編程器件為核心 ,實(shí)現(xiàn)計(jì)時 24 小時的電子時鐘的設(shè)計(jì)。 關(guān)鍵字： EDA 電子時鐘 CPLD VHDL 引言： 現(xiàn)代電子技術(shù)的核心是 EDA(Electronic Design Automation)技術(shù)。 EDA技術(shù)使得電子電路設(shè)計(jì)者的工作僅限于利用硬件描述語言和 EDA 軟件平臺來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。一般把 EDA技術(shù)的發(fā)展分為 CAD、 CAE和 EDA這三個階段。大容量的可編程邏輯器件陸續(xù)面世，對電子設(shè)計(jì)的工具提出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了 EDA技術(shù)的新成。 一般情況下 EDA軟件我們使用 Quartus II或 Max+plux II,它們的設(shè)計(jì)流程為： 1） 編輯設(shè)計(jì)圖形文件 2） 編譯設(shè)計(jì)文件 3） 仿真設(shè)計(jì)文件 4） 編程下載設(shè)計(jì)文件 一 .設(shè)計(jì)要求 設(shè)計(jì)一個電子鐘，要求可以顯示時、分、秒，用戶可以設(shè)置時間 . 二 .實(shí)驗(yàn)?zāi)康? 1. 掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。 3. 掌握 CPLD 技術(shù)的層次化設(shè)計(jì)方法。 5. 掌握電子電路一般的設(shè)計(jì)方法，并了解電子產(chǎn)品的研制開發(fā)過程，基本掌握電子 電路安裝和調(diào)試的方法。 三．硬件要求 1． 8 位 8段掃描共陰極數(shù)碼顯示管。 四．設(shè)計(jì)原理 電子時 鐘是一個將 “
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