基于vhdl的自動(dòng)打鈴設(shè)計(jì)畢業(yè)設(shè)計(jì)-文庫(kù)吧資料
2025-07-03 18:48本頁(yè)面
【正文】 HEN c=’1’。 ELSIF (q33=00010101 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00010011 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00010001 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00001001 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。139。 PROCESS(clk) BEGIN IF clk39。q2=s2。q4=min2。 q6=h2。 q22=min2 amp。 q33=h2 amp。BEGIN q11=s2 amp。 SIGNAL q44:STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL q22:STD_LOGIC_VECTOR(7 DOWNTO 0)。END ENTITY ring。 c:OUT STD_LOGIC。ENTITY ring IS PORT(s1,s2,min1,min2,h1,h2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 打鈴功能模塊打鈴功能模利用IF語(yǔ)句實(shí)現(xiàn)時(shí)間控制，在預(yù)設(shè)的鈴聲響起的時(shí)間給C一段連續(xù)的30秒的高電平，30秒的高電平控制是用IF語(yǔ)句判斷秒計(jì)數(shù)器的計(jì)數(shù)實(shí)現(xiàn)的。等分別對(duì)系統(tǒng)進(jìn)行調(diào)時(shí)、調(diào)分后要讓系統(tǒng)處于正常計(jì)時(shí)狀態(tài)，再次按K1鍵使指示燈LEDLED2都不亮的情況下系統(tǒng)才會(huì)正常計(jì)時(shí)。若再次按K1鍵系統(tǒng)就會(huì)處于調(diào)時(shí)狀態(tài)，此時(shí)LED2燈常亮。END ARCHITECTURE art。END CASE。139。039。shi=k2。WHEN 10=fen=39。led2=39。 模式1，分模塊，調(diào)分 led1=39。shi=39。039。039。shi=min。 END IF。 IF a=2 THEN a=00。139。BEGINPROCESS(k1,k2)BEGIN IF k139。 工作模式顯示燈的控制信號(hào)END ENTITY jiaoshi。 調(diào)時(shí)模塊的控制，調(diào)時(shí)信號(hào)輸入 fen,shi:OUT STD_LOGIC。ENTITY jiaoshi ISPORT(sec,min:IN STD_LOGIC。USE . ALL。 時(shí)計(jì)時(shí)模塊采用24進(jìn)制的計(jì)時(shí)器模式，： 時(shí)計(jì)時(shí)模塊的仿真波形模塊說(shuō)明：由仿真波形圖可以看出，當(dāng)時(shí)計(jì)數(shù)到23時(shí)時(shí)計(jì)數(shù)器模塊清零后，再重新開(kāi)始從0時(shí)計(jì)時(shí)。q2=q22。 END PROCESS。 END IF。 IF q22=2 AND q11=3 THEN q22=0000。139。 IF q11=9 THEN q11=0000。 THEN q11=q11+39。EVENT AND clk=39。ARCHITECTURE art OF hour IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。USE 。 時(shí)計(jì)數(shù)器模塊時(shí)計(jì)數(shù)器模塊為24進(jìn)制的計(jì)數(shù)器，其代碼為：LIBRARY IEEE。END ARCHITECTURE art。 q1=q11。 END IF。039。139。 q11=0000。 END IF。 q22=q22+39。139。139。BEGIN PROCESS(clk) BEGIN IF clk39。END ENTITY second。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 秒和分計(jì)數(shù)器模塊秒計(jì)時(shí)模塊和分計(jì)數(shù)器模塊都為60進(jìn)制的計(jì)數(shù)器，其代碼為：LIBRARY IEEE。時(shí)計(jì)時(shí)模塊與秒、分計(jì)時(shí)模塊類(lèi)似，當(dāng)來(lái)自分計(jì)時(shí)模塊的進(jìn)位達(dá)到24瞬間，時(shí)計(jì)數(shù)器模塊清為零，再?gòu)牧氵M(jìn)行計(jì)時(shí)。給定固定頻率的時(shí)鐘信號(hào)，輸入計(jì)數(shù)60秒的秒計(jì)數(shù)器模塊電路，等待計(jì)數(shù)到60秒的瞬間，進(jìn)位至60分的分計(jì)數(shù)器模塊電路加1后，秒計(jì)數(shù)器電路同時(shí)清為零重新計(jì)時(shí)。 設(shè)計(jì)原理圖在整個(gè)系統(tǒng)設(shè)計(jì)中，應(yīng)用到的模塊有秒計(jì)時(shí)模塊、分計(jì)時(shí)模塊、時(shí)計(jì)時(shí)模塊、校時(shí)模塊和顯示器模塊。（5） 整個(gè)時(shí)鐘系統(tǒng)中，秒、分是60進(jìn)制計(jì)數(shù)器，由二進(jìn)制數(shù)7位表示。同樣調(diào)時(shí)時(shí)對(duì)應(yīng)的LED2指示燈亮，按K2鍵可以讓時(shí)增加。（3） 增加一個(gè)自動(dòng)校時(shí)模塊，可以進(jìn)行校時(shí)，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。即設(shè)定打鈴系統(tǒng)只在早上8點(diǎn)至下午17點(diǎn)的時(shí)間段內(nèi)在規(guī)定的時(shí)間內(nèi)響鈴。即到打鈴時(shí)間是會(huì)給出一個(gè)30秒的高電平脈沖。此外還要增加一個(gè)校時(shí)模塊，因?yàn)闀r(shí)鐘都會(huì)存在計(jì)時(shí)誤差，所以增加一個(gè)校時(shí)模塊也是為了調(diào)整準(zhǔn)確的時(shí)間，功能驗(yàn)證時(shí)也可以調(diào)至鈴聲響起的前一分鐘，檢測(cè)打鈴功能是否正確。17點(diǎn)以后再出現(xiàn)的打鈴間隔時(shí)間，鈴聲也不會(huì)再響起，直到第二天的早晨重新開(kāi)始從8點(diǎn)正常計(jì)時(shí)響鈴。例如學(xué)校的上課鈴聲，每天在既定的時(shí)間響鈴，就是是自動(dòng)打鈴系統(tǒng)的具體應(yīng)用。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)的編輯功能，而且提高了調(diào)試能力。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)，該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。它還支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。還支持IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性，加快了設(shè)計(jì)速度。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，還提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式，具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。該軟件具有開(kāi)放性
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