基于vhdl的自動(dòng)售貨機(jī)設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文-文庫吧資料
2024-09-04 15:01本頁面
【正文】 黃山學(xué)院本科畢業(yè)論文 13 圖 32 進(jìn)程控制模塊圖形 該模塊的控制程序如下 : if elsifsel =’1’ then item = item + 1 。 其中 item和 coin為輸入引腳， VCC來提供電源， get和 qua為輸出引腳。 進(jìn)程控制模塊 的設(shè)計(jì) 進(jìn)程控制模塊的功能是 對商品進(jìn)行選擇與購買。 act10 =’0’ 。act = 0000 。 Begin if set =’1’ then ram(conv_integer (item) ) = price amp。 其存儲模塊的圖形如圖 31所示。 商品單價(jià)、數(shù)量 signal clk1: std_logic。 商品種類 signal coin: std_logic_vector(3 downto 0)。 signal ram :ram_type。 1 元硬幣、 5 角硬幣 end PL_auto1。 顯示、開關(guān)信號 y0,y1 :out std_logic_vector(6 downto 0)。 5 角硬幣、 1 元硬幣 price,quantity :in std_logic_vector(3 downto 0)。 系統(tǒng)時(shí)鐘 set,get,sel,finish: in std_logic。 use 。 use 。 說明：顯示的錢數(shù) coin 的以 5 角為單位。 各模塊的 VHDL 設(shè)計(jì) 下面是 VHDL 程序的說明： 文件名： 。 Max+plusⅡ 提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保 設(shè)計(jì)無誤 ,再用專門軟件進(jìn)行仿真。一個(gè)設(shè)計(jì)項(xiàng)目在編譯完成后只能為項(xiàng)目創(chuàng)建一個(gè)編程文件，但并不能保證是否真正達(dá)到了用戶的設(shè)計(jì)要求，如邏輯功能和內(nèi)部時(shí)序要求等。在設(shè)計(jì)處理過程中，編譯軟件將對設(shè)計(jì)輸入文件進(jìn)行邏輯化簡 、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。設(shè)計(jì)輸入通常有以下幾種方式。設(shè)計(jì)者首先要根據(jù)任 務(wù)要求，如系統(tǒng)所完成的功能及復(fù)雜程度，對工作速度和器件本身的資源、成本及連線的可布通性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案。 (12)器件編程 :當(dāng)設(shè)計(jì)全部完成后 ,就可以將形成的目標(biāo)文件下載到芯片中 ,實(shí)際驗(yàn)證設(shè)計(jì)的準(zhǔn)確性 [10]。 (10)仿真 :當(dāng)設(shè)計(jì)文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進(jìn)行行為仿真了 ,通過仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確。 (8)多器件劃分（ Partitioner） :如果設(shè)計(jì)不能完全裝入一個(gè)器件，編譯器中的多器件劃分模塊，可自動(dòng)的將一個(gè)設(shè)計(jì)分成幾個(gè)部分并分別裝入幾個(gè)器件中，并保證器件之間的連線最少。 (7)設(shè)計(jì)規(guī)則檢查 :選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。 (5)自動(dòng)錯(cuò)誤定位 :在編譯源文件的過程中，若源文件有錯(cuò)誤， Max+PlusⅡ 軟件可以自動(dòng)指出錯(cuò)誤類型和錯(cuò) 誤所在的位置。 (3)波形編輯器（ Waveform Editor） :在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。 2. Max+plusⅡ 功能簡介 (1)原理圖輸入（ Graphic Editor） : Max+PlusⅡ 軟件具有圖形輸入能力 ,用戶可以方便的使用圖形編輯器輸入電路圖。 (6)硬件描述語言（ HDL） :Max+plusⅡ 軟件支持各種 HDL 設(shè)計(jì)輸入選項(xiàng)，包括VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 (4)豐富的設(shè)計(jì)庫 :Max+plusⅡ 提供豐富的庫單元供設(shè)計(jì)者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 (2)與結(jié)構(gòu)無關(guān) :Max+plusⅡ 系統(tǒng)的核心 Complier 支 持 Altera 公司的 FLEX10K、FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。在 Max+plusⅡ 上可以完成設(shè)計(jì)輸入、元件適配、時(shí)序仿真和功能仿真、編程下載整個(gè)流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程 [8]。 黃山學(xué)院本科畢業(yè)論文 9 3 Max+PlusⅡ 設(shè)計(jì)過程 Max+PlusⅡ 的介紹 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 系統(tǒng)工作流程如圖 22所示。 圖 21 自動(dòng)售貨機(jī)系統(tǒng)框圖 本自動(dòng)售貨機(jī)售出 3種產(chǎn)品，商品價(jià)格分別為 1 元， 1元 5角， 2 元，在購買的過程中 ,我們采取投幣的方式 ,只能投入 1 元， 5 角的硬幣只能投當(dāng)你的投幣總值超過商品價(jià)格的時(shí)候，商品售出并找零；當(dāng)你的投幣總值剛好等于商品價(jià)格的時(shí)候 ,商品售出不找零；投幣總值不夠 ,則處于等待狀態(tài) ,系統(tǒng)會自動(dòng)的計(jì)算出應(yīng)找錢幣的余額、庫存數(shù)量并顯示 [7]。 用戶可以用硬幣進(jìn)行購物，按鍵進(jìn)行選擇系統(tǒng)根據(jù)用戶輸入 的貨幣，判斷錢幣是否夠，錢幣足夠則根據(jù)顧客的要求自動(dòng)售貨，錢幣不夠則給出提示并退出，系統(tǒng)自動(dòng)的計(jì)算出應(yīng)找錢幣余額、庫存數(shù)量并顯示。 黃山學(xué)院本科畢業(yè)論文 7 2 系統(tǒng)分析與設(shè)計(jì)方案 系統(tǒng)分析 根據(jù)設(shè)計(jì)要求 使用 VHDL設(shè)計(jì)制作一個(gè)自動(dòng)售貨機(jī)控制系統(tǒng)，該系統(tǒng)能完成貨物信息存儲、進(jìn)程控制、硬幣處理、余額計(jì)算和顯示等功能。機(jī)器能計(jì)算投幣總額，看是否超過、正好或者少于飲料的價(jià)格，并發(fā)出飲料、找零和欠資信號等。傳統(tǒng)的設(shè)計(jì)方便是先設(shè)計(jì)電路版圖，然后制版，耗費(fèi)巨大時(shí)間精力，即 傳統(tǒng)的電子設(shè)計(jì)方法是一種自底向上且費(fèi)時(shí)費(fèi)力的設(shè)計(jì)方法 ,而現(xiàn)代電子設(shè)計(jì)技術(shù) (EDA)是自頂向下且先進(jìn)高效的 [5]。從供給的條件看，自動(dòng)售貨機(jī)可以充分補(bǔ)充人力資源的不足，適應(yīng)消費(fèi)環(huán)境和消費(fèi)模式的變 化， 24 小時(shí)無人售貨的系統(tǒng)可以更省力，運(yùn)營時(shí)需要的資本少、面積小，有吸引人們購買好奇心的自身性能，可以很好地解決人工費(fèi)用上升的問題等各項(xiàng)優(yōu)點(diǎn)。 (5) VHDL 類型眾多而且支持用戶自定義類型，支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。 (3) 可讀性好，有利于交流，適合于文檔保存。與傳統(tǒng)設(shè)計(jì)方法相比， VHDL 描述電路行為的算法有很多優(yōu)點(diǎn)： (1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存 在的問題，縮短設(shè)計(jì)周期。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn) [4]。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在 1987 年成為ANSI/IEEE 的標(biāo)準(zhǔn)（ IEEE STD 10761987）。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD 的設(shè)計(jì)中。 VHDL的英文全寫是： VHSIC（ Very High Speed Integrated Circuit）黃山學(xué)院本科畢業(yè)論文 6 Hardware Descriptiong 。它在 80 年代的后期出現(xiàn)。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識產(chǎn)權(quán)、設(shè)計(jì)周期等方面 ,EDA 技術(shù)具有一定的優(yōu)勢 [3]。隨著基于 PLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入，它在電子信息，通信工程，自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益突出 [2]。所有這些，都給電子系統(tǒng)設(shè)計(jì)師們帶來了前所未有的壓力，面對這種壓力，唯一的出路是熟練掌握 EDA 技術(shù)，并獲得其的有力支持。 在當(dāng)今以數(shù)字化和網(wǎng)絡(luò)化為特征的信息技術(shù)革命大潮中，電子技術(shù)獲得了飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會的各個(gè)領(lǐng)域。 黃山學(xué)院本科畢業(yè)論文 5 1 介紹及設(shè)計(jì)任務(wù)
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1