基于vhdl的電子鐘的設計-wenkub.com
2024-11-06 15:48 本頁面
【正文】 一些 程序的檢測和改正還需要我們耐心仔細去探索。 本次課程設計的 VHDL 語言程序已在 QuartusⅡ 工具軟件上進行了編譯、仿真和調試，并通過編程器下載到了 EP1C6Q240C8 芯片。 end one。039。139。 y:out std_logic)。 use 。q0=c0。039。 if (c1=6 and c0=0) then c0 = (OTHERS =39。139。 end if。039。 THEN IF EN = 39。) 。039。 c0。 ARCHITECTURE behav OF second IS signal CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 ENTITY second IS PORT (CLK,RST,EN : IN STD_LOGIC。 END behav。 END IF。)。039。 END IF。)。139。039。 THEN c1 = (OTHERS =39。 when others =null。 =clk=clk1。 BEGIN cq1= c1 amp。 12 ARCHITECTURE behav OF minute1 IS signal CLK : STD_LOGIC。 ENTITY minute1 IS PORT (CLK0,CLK1,RST,EN : IN STD_LOGIC。 11 END behav。 END IF。)。 end if。039。EVENT AND CLK=39。 c0 = (OTHERS =39。139。 =clk=clk0。139。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 END hour。 USE 。當電子鐘可以進行計時之后，我們要求可以對時間進行調節(jié)，所以在這個模塊中附加了對分鐘與小時的 調節(jié)功能。其控制原理與小時模塊基本相同，所不同之處為其進制為 60進制，進行電子鐘分鐘的控制。 9 第三 章 利用 Quartus2 原理圖輸入設計方法，將電子鐘的各模塊 電路：小時，分，秒及校時模塊在原理圖中畫出，并對其引腳進行設置，經過驗證得到準確的電路原理圖。 2） 能進行任意層次的數(shù)字系統(tǒng)設計，傳統(tǒng)的數(shù)字電路實驗只能完成單一層次的設計。 （ 5） 編程下載：確認仿真無誤后，將文件下載到芯片中 。 （ 2） 功能仿真：將文件調入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真） 。 （ 4） 對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉變成門級網表。強大的行為描述能力是避開具體的器 件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 VHDL 具有與具體硬件電路無關和與設計平臺無關的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，在語言易讀性和層次化結構化設計方面表現(xiàn)了強大的生 命力和應用潛力。目前 EDA 技術已在各 大公司、企事業(yè)單位和科研教學部門廣泛使用。邏輯化簡、邏輯分割 、邏輯綜合、結構綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。 通過電子鐘的設計，鞏固計算機組成原理課程，理論聯(lián)系實際，提高分析、解決計算機技術的實際問題的獨立工作能力； 掌握 用 VHDL 語言編制 簡單 的小型模塊， 學會數(shù)字鐘的設計方法 ,熟 悉集成電路的使用方法 ,初步掌握電子鐘的設計方法并實現(xiàn)時間的顯示和校對，并能對數(shù)字電子鐘進行擴展。隨時提醒 這些容易忘記時間的人。 生活中很多安全事故都是由于我們忽略了時間的重要性，缺少了時間觀念而造成的。 課題 設計 的背景、目的 20 世紀末，電子技術獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產品幾乎滲透了社會的各個領域，有力地推動了社會生產力的發(fā)展和社會信息化程度的提高， 同時也使現(xiàn)代電子產品性能進一步提高，產品更新?lián)Q代的節(jié)奏也越來越快。同時具有校時功能。 三 設計要求 ； VHDL 編寫設計程序； ； 行硬件驗證。 時間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當前的時間。所以要想擁有超強的時間觀念，減少由于時間給我們帶來的痛苦與災難，擁有好的手表式個不錯的選擇。
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