【正文】 電路的信號(hào)輸入由晶振電路產(chǎn)生 。 u7:decode47 port map(q7=qin(3 downto 0),qout=dout(6 downto 0))。 u3:fen60 port map(c1=clk,rst=rst,qout1=q1(3 downto 0),qout2=q2(3 downto 0),carry=c3)。 signal q1,q2,q3,q4,q5,q6:std_logic_vector(3 downto 0)。 ponent decode47 is port(qin:in std_logic_vector(3 downto 0)。 小時(shí)低位輸入 qin6:in std_logic_vector(3 downto 0)。 秒鐘低位輸入 qin2:in std_logic_vector(3 downto 0)。 end ponent。 rst:in std_logic。 qout2:out std_logic_vector(3 downto 0)。 end ponent。 end ponent。 end clock。 use 。 end fun。 顯示 6 qout=0001111 when 0111。 顯示 2 qout=0000110 when 0011。 輸出 LED 七段譯碼 end decode47。 use 。 end process。 when others=qout=0000。 when 6=qout=qin5。 when 4=qout=qin4。 when 2=qout=1111。 case t is when 0=qout=qin1。 qout=0000。 begin if(rst=39。 qout:out std_logic_vector(3 downto 0)。 qin3:in std_logic_vector(3 downto 0)。 entity sel is port(clk:in std_logic。 library ieee。 qout1=tem1。 else tem1=tem1+1。 if tem1=1001 then tem1=0000。 carry=39。)then tem1=0010。 architecture fun of fen24 is 本 科 畢 業(yè) 設(shè) 計(jì) 第 35 頁(yè) 共 42 頁(yè) signal tem1:std_logic_vector(3 downto 0)。 qout1:out std_logic_vector(3 downto 0)。 use 。 end process。 end if。 carry=39。 if tem2=0101 then tem2=0000。039。 end fen60。 rst:in std_logic。 use 。 end if。039。 then if t=counter_len then t:=0。)then t:=0。 architecture fun of fen100 is constant counter_len:integer:=23999。 entity fen100 is port(clk:in std_logic。 library ieee。 本 科 畢 業(yè) 設(shè) 計(jì) 第 32 頁(yè) 共 42 頁(yè) end case。 case t is when 0 to counter_len/2=qout=39。139。039。 end fen1。 use 。 這對(duì)于我以后的工作和學(xué)習(xí)都有一種巨大的幫助，感謝他耐心的輔導(dǎo)。在設(shè)計(jì)、試驗(yàn)測(cè)試等過(guò)程中，武老師提供了大量的專業(yè)知識(shí)，給予了熱情的指導(dǎo)。 通過(guò)這 次學(xué)習(xí)，讓我對(duì)各種電路都有了大概的了解，但是由于時(shí)間方面的原因，我們沒(méi)有完全按照最初的要求嚴(yán)格來(lái)做，因而還有很多問(wèn)題我們沒(méi)有發(fā)現(xiàn)，也還有很多知識(shí)我們沒(méi)有接觸到。最后找出最適合的設(shè)計(jì)方案。即要在性能上面比較，又要在是否經(jīng)濟(jì)合算上面對(duì)比。首先深入的了解了 數(shù)字邏輯的一些基本知識(shí)，了解了設(shè)計(jì)電路的程序，以及數(shù)字鐘的原理與設(shè)計(jì)理念 。數(shù)字鐘的設(shè)計(jì)與制作可以進(jìn)一步加深對(duì)數(shù)字電路的了解，通過(guò)本 次電子電路的設(shè)計(jì)，為數(shù)字電路的制作提供思路。其次安裝的是晶體振蕩電路。因?yàn)?CC4518 內(nèi)含有兩個(gè)同步十進(jìn)制計(jì)數(shù)器， CC4011 內(nèi)含有四個(gè) 2輸入與非門，因此分別用一片 CC4518 和 CC4011就夠了。它是由十進(jìn)制加法計(jì)數(shù)器 CC451 BCD7段鎖存譯碼 /驅(qū)動(dòng)器 CC4511 和 LED 七段數(shù)碼管組成。其時(shí)鐘頂層設(shè)計(jì)原理圖如圖 43（ 15）： 圖 43（ 15） 頂層原理圖 5 組裝與調(diào)試 在試驗(yàn)板上組裝電子鐘時(shí)，應(yīng)嚴(yán)格按圖連接引腳，注意走線整齊，布局合理，器件的懸空端，清 0 端，置 1 端要正確處理。 end fun。 顯示 6 0001111 when 0111。 顯示 2 0000110 when 0011。 輸出 LED七段譯碼 end decode47。 use 。 43（ 8）六個(gè)數(shù)碼管動(dòng)態(tài)掃描時(shí)間的仿真驗(yàn)證 六選一控制電路元件符號(hào)如圖 43（ 9）： 圖 43（ 9） 六選一控制電路元件符號(hào) 實(shí)體名： sel 功能：實(shí)現(xiàn)六個(gè)數(shù)碼顯示管掃描顯示 接 口： clk時(shí)鐘輸入 qin1第一個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin2第二個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin3第三個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin4第四個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 本 科 畢 業(yè) 設(shè) 計(jì) 第 23 頁(yè) 共 42 頁(yè) qin5第五個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 qin6第六個(gè)數(shù)碼顯示管要顯示內(nèi)容輸入 sel位選信號(hào)輸出 7段譯碼顯示 6個(gè)數(shù)碼管要正常顯示，關(guān)鍵在于位選信號(hào)和數(shù)碼管的一一對(duì)應(yīng)。與一般的標(biāo)準(zhǔn)計(jì)數(shù)器不同的是秒、分、時(shí)計(jì)數(shù)模塊中分別添加了調(diào)節(jié)秒、分和小時(shí)的功能，即當(dāng) clk 的上升沿到來(lái)時(shí)，分別調(diào)節(jié) qin的高低電平， 就可達(dá)到調(diào)整秒、分、小時(shí)的目的。在設(shè)計(jì)過(guò)程中 , 設(shè)計(jì)人員可以建立各種可再次利用的模塊 , 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開(kāi)始一步步地進(jìn)行設(shè)計(jì) , 而是一些模塊的累加。 (4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān) 采用 VHDL 語(yǔ)言描述硬件電路時(shí) , 設(shè) 計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí)， VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。此外 ,VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電 路的設(shè)計(jì)實(shí)現(xiàn) , 這是其他硬件描述語(yǔ)言所不能比擬的。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 g) 提供強(qiáng)大的在線幫助。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標(biāo)準(zhǔn)的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開(kāi)發(fā)的 AHDL。 d) 具有開(kāi)放的界面。 QuartusⅡ 開(kāi)發(fā)系統(tǒng)的核心 — 編譯器(piler)不僅支持 Altera 公司原來(lái)的 MAX 和 FLEX 等系列的可編程邏輯器件，而且還支持 APEX、 Excalibur、 Mercury、 Stratix、 Cyclone 等新的器件系列，提供了一個(gè)真正與器件結(jié)構(gòu)無(wú)關(guān)的可編程邏輯開(kāi)發(fā)環(huán)境。與原先的 MAX+PLUSⅡ 相比，它具有更強(qiáng)大的功能，能夠適應(yīng)更大規(guī)模、更復(fù)雜的可編程邏輯器件的開(kāi)發(fā)。 編程工具 QuartusⅡ EDA 開(kāi)發(fā)工具是指以計(jì)算機(jī)硬件和系統(tǒng)軟件為工作平臺(tái)，匯集了計(jì)算機(jī)圖學(xué)、拓?fù)溥壿媽W(xué)、計(jì)算數(shù)學(xué)以及人工智能等多種計(jì)算機(jī)應(yīng)用學(xué)科的最新成果而開(kāi)發(fā)出來(lái)的用于電子系統(tǒng)自動(dòng)化設(shè)計(jì)的應(yīng)用軟件。綜上所述，可以得到如圖 41 所示的流程圖。 本 科 畢 業(yè) 設(shè) 計(jì) 第 13 頁(yè) 共 42 頁(yè) 4 電路的軟件設(shè)計(jì) 程序的流程圖 VHDL 語(yǔ)言進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)是其與工藝無(wú)關(guān)性，只需要根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路，并且，在 EDA 工具的支持下，把邏輯驗(yàn)證與具體工藝庫(kù)相匹配， 為了能更方便、簡(jiǎn)單地編程，本設(shè)計(jì)先畫(huà)出程序的數(shù)據(jù)流向，即流程圖，然后再根據(jù)流程圖來(lái)編寫程序。 14 13 12 11 10 9 8 CC4011 1 2 3 4 5 6 7 VDD 4B 4A 4Y 3Y 3B 3A 1A 1B 1Y 2Y 2A 2B VSS 圖 32（ 6） CC4011 引線排列 本 科 畢 業(yè) 設(shè) 計(jì) 第 12 頁(yè) 共 42 頁(yè) 圖 32（ 7）譯碼器外引線排列 圖 32（ 8） 二極管示意圖 圖 32（ 9） 譯碼顯示器和顯示數(shù)碼管 校時(shí)電路 實(shí)際的數(shù)字鐘表電路由于秒信號(hào)的精確性不可能做到完全（絕對(duì)）準(zhǔn)確無(wú)誤，加之電路中其他原因，數(shù)字鐘總會(huì)產(chǎn)生走時(shí)誤差的現(xiàn)象。每組（四個(gè)）輸出的計(jì)數(shù)狀態(tài)都按 BCD代碼以高低電平來(lái)表現(xiàn)。共陰極數(shù)碼管則需輸出高電平有效地譯碼去驅(qū)動(dòng)。半導(dǎo)體數(shù)碼管有共陽(yáng)極和共陰極兩種類型。譯碼和數(shù)碼顯示電路是將數(shù)字鐘和計(jì)時(shí)狀態(tài)直觀清晰地反映出來(lái)，被人們的視覺(jué)器官所接受。 各功能模塊中用到的門電路可以采用 4011（四 2 輸入與非門）來(lái)實(shí)現(xiàn)，其外部引線排列見(jiàn)圖 32（ 6） 所示。 (b) 二十四進(jìn)制計(jì)數(shù) 器的接法 個(gè)位為十進(jìn)制計(jì)數(shù)器，當(dāng)計(jì)數(shù)器計(jì)數(shù)到 24 時(shí)，即十位為 0010，個(gè)位為 0100 時(shí)，同時(shí)清零，達(dá)到了二十四進(jìn)制計(jì)數(shù)器的目的，即高位的 2Q ,低位的 3Q 送入與非門做清零信號(hào)，如圖 32（ 4） 二十四進(jìn)制計(jì)數(shù)器。選取 CC4518 和與非門CC451采用反饋復(fù)位法構(gòu)成的六十進(jìn)制和二十四進(jìn)制加法計(jì)數(shù)器電路分別見(jiàn)圖 32（ 3）和圖 32（ 4） 所示?！懊搿?、“分” 、“時(shí)” 計(jì)數(shù)器為 60 秒為 1 分、 60 分為 1 小時(shí)、 24 小石英晶體 振蕩電路 分頻電路 秒信號(hào) 圖 32（ 1） 秒信號(hào)產(chǎn)生電路框圖 本 科 畢 業(yè) 設(shè) 計(jì) 第 9 頁(yè) 共 42 頁(yè) 時(shí)為 1 天的計(jì)數(shù)周期，分別組成兩個(gè)六十進(jìn)制（秒、分）、一個(gè)二十四進(jìn)制（時(shí)）的計(jì)數(shù)器。CD4060在數(shù)字集成電路中可實(shí)現(xiàn)的分頻次 數(shù)最高，而且 CD4060還包含振蕩電路所需的非門，是用更為方便。 本 科 畢 業(yè) 設(shè) 計(jì) 第 8 頁(yè) 共 42 頁(yè) 分頻器電路 由數(shù)字鐘的晶體振蕩器輸出頻率較高，為了得到 1Hz的秒脈沖輸入，需要對(duì)振蕩器的輸出信號(hào)進(jìn)行分頻。 晶體振蕩電路 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精確度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。用 COMS與或非門實(shí)現(xiàn)的時(shí) 或分校時(shí)電路。以 10進(jìn)制計(jì)數(shù)器 74HC390來(lái)實(shí)現(xiàn)時(shí)間計(jì)數(shù)單元的計(jì)數(shù)功能?？蚣芙Y(jié)構(gòu)能將來(lái)自不同 EDA 廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下 ，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開(kāi)發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。為了克 本 科 畢 業(yè) 設(shè) 計(jì) 第 7 頁(yè) 共 42 頁(yè) 服以上不足， 1985 年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語(yǔ)言 VHDL。 c) 硬件描述語(yǔ)言 硬件描述語(yǔ)言 (HDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方 式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。 8．在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： (a)適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真 模型；（ c）器件編程文件。綜合優(yōu)化時(shí)針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠家綜合庫(kù)的支持下才能完成。 3．將以上的設(shè)計(jì)輸