基于vhdl的自動(dòng)打鈴設(shè)計(jì)畢業(yè)設(shè)計(jì)-wenkub
2023-07-12 18:48:50 本頁面
【正文】 關(guān)鍵字：EDA、VHDL、打鈴、Quartus II1Abstract With the development of EDA technology and the expansion of application, the function of EDA technology in the field of electronic information munication, automatic control and puter application, is being more and more important. EDA technology use puter as a tool. However, designers only need to use the hardware description language HDL to describe the system on the EDA software platform. Then puter automatically finishes partition, synthesis, optimization, simulation and other function until the electronic circuit system achieves the stated performance. This design is based on the VHDL hardware description language to project a system. I introduce ideas of the bell system in this design. All of the design includes second timer module, minute timer module, hour timer module, module to adjust time and module to ring the bell according to the require of design. I plete the description of different modules with VHDL language in the Quartus II development environment, and debug one by one to check the operational status of the verification process. Simulation results show that the design method is feasible, and the bell system can be put into practical applications. Keywords: EDA, VHDL, rang the bell, the Quartus II 緒論隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。增加的兩個(gè)按鍵，一個(gè)是調(diào)分按鍵，一個(gè)是調(diào)時(shí)按鍵。在整個(gè)設(shè)計(jì)中，首先先做一個(gè)頂層模塊，以top命名，然后再將各個(gè)模塊在頂層模塊中做好后再生成各模塊的元器件，最后在top模塊中將各個(gè)元器件按功能要求連接好后連進(jìn)行編譯看，是能否通過。它的硬件描述能力強(qiáng),能輕易的描述出硬件的結(jié)構(gòu)和功能。另外VHDL作為IEEE標(biāo)準(zhǔn)的硬件描述語言，經(jīng)過十幾年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力，規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)，靈活的語言表達(dá)風(fēng)格和多層次的仿真測(cè)試手段，受到業(yè)界的普遍認(rèn)同和推廣，成為現(xiàn)代EDA領(lǐng)域的首選硬件設(shè)計(jì)語言，而且各大EDA公司推出的EDA工具軟件全部支持VHDL。 FPGA/CPLD簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。其次，F(xiàn)PGA可做其它全定制或半定制ASIC電路的中試樣片，F(xiàn)PGA內(nèi)部有豐富的觸發(fā)器和I／O引腳，而且FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。本次畢業(yè)設(shè)計(jì)就利用VHDL 語言的強(qiáng)大的電路描述和建模能力設(shè)計(jì)基于FPGA的電子時(shí)鐘，可以提高利用計(jì)算機(jī)輔助設(shè)計(jì)和用高密度可編程邏輯器件實(shí)現(xiàn)數(shù)字系統(tǒng)的能力。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，還提供了完善的用戶圖形界面設(shè)計(jì)方式，具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。它還支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)的編輯功能，而且提高了調(diào)試能力。17點(diǎn)以后再出現(xiàn)的打鈴間隔時(shí)間，鈴聲也不會(huì)再響起，直到第二天的早晨重新開始從8點(diǎn)正常計(jì)時(shí)響鈴。即到打鈴時(shí)間是會(huì)給出一個(gè)30秒的高電平脈沖。（3） 增加一個(gè)自動(dòng)校時(shí)模塊，可以進(jìn)行校時(shí)，還可以使打鈴模塊盡快到鈴聲響起的前一分鐘。（5） 整個(gè)時(shí)鐘系統(tǒng)中，秒、分是60進(jìn)制計(jì)數(shù)器，由二進(jìn)制數(shù)7位表示。給定固定頻率的時(shí)鐘信號(hào)，輸入計(jì)數(shù)60秒的秒計(jì)數(shù)器模塊電路，等待計(jì)數(shù)到60秒的瞬間，進(jìn)位至60分的分計(jì)數(shù)器模塊電路加1后，秒計(jì)數(shù)器電路同時(shí)清為零重新計(jì)時(shí)。 秒和分計(jì)數(shù)器模塊秒計(jì)時(shí)模塊和分計(jì)數(shù)器模塊都為60進(jìn)制的計(jì)數(shù)器，其代碼為：LIBRARY IEEE。 q1,q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN PROCESS(clk) BEGIN IF clk39。139。 END IF。139。 END IF。END ARCHITECTURE art。USE 。ARCHITECTURE art OF hour IS SIGNAL q11,q22:STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN q11=q11+39。139。 END IF。q2=q22。USE . ALL。 調(diào)時(shí)模塊的控制，調(diào)時(shí)信號(hào)輸入 fen,shi:OUT STD_LOGIC。BEGINPROCESS(k1,k2)BEGIN IF k139。 IF a=2 THEN a=00。shi=min。039。 模式1，分模塊，調(diào)分 led1=39。WHEN 10=fen=39。039。END CASE。若再次按K1鍵系統(tǒng)就會(huì)處于調(diào)時(shí)狀態(tài)，此時(shí)LED2燈常亮。 打鈴功能模塊打鈴功能模利用IF語句實(shí)現(xiàn)時(shí)間控制，在預(yù)設(shè)的鈴
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