【正文】 電子技術(shù)基礎(chǔ) .北京：高等教育出版社， 2021 15 附錄 1： 模塊 MS清單 // 程序名稱： MS // 程序功能： 模塊 MS，輸入端口 CK0、 CK1 為兩個(gè)不同的時(shí)鐘信號(hào)，來模擬汽車的加速和勻速， JS 加速按鍵。課程設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。 通過這次實(shí)驗(yàn)使我收獲很多，對(duì)書本理論知識(shí)有了進(jìn)一步加深，初步掌握了MAXPLUSII 軟件的一些設(shè)計(jì)使用方法。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。車暫時(shí)停止不計(jì)費(fèi)，車費(fèi)保持不變。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。 （ 4）模塊 COUNTER 的結(jié)果驗(yàn)證 （如圖 所示） 圖 模塊 COUNTER 圖 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 (3) 計(jì)費(fèi)動(dòng)態(tài)顯示模塊 其初值為 10 元，當(dāng)里程超過 3 公里后才接受計(jì)數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動(dòng)，并且計(jì)數(shù)顯示動(dòng)態(tài)顯示出來，每來一個(gè)脈沖（代表運(yùn)行了 公里）其數(shù)值加 1元，當(dāng)收費(fèi)超過 20 時(shí)數(shù)值加 元。 6．用 VHDL 語言編寫的源程序便于文檔管理，用源代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，既靈活方便，又便于設(shè)計(jì)結(jié)果的交流、保存和重用。 3． VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 VHDL 語言的編譯環(huán)境有不同的版本，我們應(yīng)用的是 Altera 公司的 Maxplus 軟件 ，它的操作順序如下：使用 TEXTEDITOR 編寫 VHDL 程序使用 COMPILER 編譯 VHDL 程序 ； 使用 WAVE2FORMEDITOR， SIMULAROT 仿真實(shí)驗(yàn) ； 使用 TIMINGANALTZER 進(jìn) 行 芯 片 的 時(shí)序 分析 ； 用 FLOORPLANEDITOR 鎖定芯片管腳位置 ； 使用PROGRAMMER 將編譯好的 VHDL 程序下載到芯片中。一個(gè)完整的 VHDL 程序包括以下幾個(gè)基本組成部分：實(shí)體 （ Entity） ，結(jié)構(gòu)體 4 （ Architecture） ，程序包 （ Package） ，庫 （ Library） 。 硬件描述語言是 EDA 技術(shù)的重要組成部分 ， VHDL 是作為電子設(shè)計(jì)主流硬件描述語言， VHDL（ Very High Speed Integrated Circuit Hardware Description Language） 于 1983 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建 ， 由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為 IEEE 標(biāo)準(zhǔn) 10760 發(fā)布。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 在今天 ， EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的普遍工具，無論設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，沒有 EDA 工具的支持，都是難以完成的。綜合器的功能就是將設(shè)計(jì)者在EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。 EDA 技術(shù)介紹 EDA 是電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)的縮寫 ,在 20世紀(jì) 90 年代初從 計(jì)算機(jī)輔助設(shè)計(jì) (CAD)、計(jì)算機(jī)輔助制造 (CAM)、計(jì)算機(jī)輔助測(cè)試 (CAT)和計(jì)算機(jī)輔助工程 (CAE)的概念發(fā)展而來 。 7. 完成電路全部設(shè)計(jì)后，通過系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)的正確性。 3. 實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停、車速等狀態(tài)。 而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)， VHDL 硬件描述語言的出現(xiàn)，使得這一切成為可能。時(shí)至今日，傳統(tǒng)的手工設(shè)計(jì)過程已經(jīng)被先進(jìn)的電子設(shè)計(jì)自動(dòng)化（ EDA）工具所代替。隨著電子科學(xué)技術(shù)的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設(shè)計(jì)自動(dòng)化已經(jīng)成為主要的設(shè)計(jì)手段。隨著 EDA 技術(shù)的大力發(fā)展， FPGA 等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計(jì)費(fèi)器的設(shè)計(jì)也就變得更加簡(jiǎn)單，而且性能更穩(wěn)定、能實(shí)現(xiàn)較復(fù)雜的功能，且運(yùn)用 EDA 軟件可方便的在計(jì)算機(jī)上實(shí)現(xiàn)設(shè)計(jì)與仿真。只有以硬件描述語言和邏輯綜合為基礎(chǔ)的子項(xiàng)項(xiàng)下的電路設(shè)計(jì)方法才能滿足日趨復(fù)雜的集成電路 系統(tǒng)設(shè)計(jì)需求，才能縮短設(shè)計(jì)周期以滿足設(shè)計(jì)對(duì)集成電路系統(tǒng)日益急迫的需求。 本設(shè)計(jì)的研究目標(biāo)和意義也就是要使用價(jià)錢低廉、性能穩(wěn)定 、價(jià)錢低廉、可擴(kuò)性強(qiáng)、適應(yīng)目前出租車市場(chǎng)需求的出租車計(jì)費(fèi)器， 以解決目前出租車計(jì)費(fèi)器存在的一系列問題。 4. 設(shè)計(jì)動(dòng)態(tài)掃描電路：將車費(fèi)顯示出來，有兩位小數(shù)。 設(shè)計(jì)平臺(tái) MAX + plusⅡ 是美國(guó) Altera 公司的一種 EDA 軟件 ,用于開發(fā) CPLD 和 FPGA 進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。 EDA 技術(shù)是在電子 CAD技術(shù)基礎(chǔ)上發(fā)展起來的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì) [1]。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。 EDA工具已經(jīng)成為設(shè)計(jì)師必不可少的武器，起著越來越重要的作用。 EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步。因此 ， VHDL 成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。其中 ， 實(shí)體是一個(gè) VHDL 程序的基本單元 ， 由實(shí)體說明和結(jié)構(gòu)體兩部分組成， 實(shí)體說明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào) ；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是顯而易見的。符合市場(chǎng)需 求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 3 設(shè)計(jì)原理 5 圖 系統(tǒng)頂層框圖 計(jì)費(fèi)器按里程收費(fèi)，每 100 米開始一次計(jì)費(fèi)。 車速選擇 起 /停 開關(guān) 基本速率 Reset 掃描時(shí)鐘 顯示輸出 顯示輸出 車速 控制模塊 計(jì)費(fèi)動(dòng)態(tài)顯示 里程 動(dòng)態(tài)顯示 6 4 設(shè)計(jì)步驟 VHDL 設(shè)計(jì)流程圖 （如圖 ） ： 圖 VHDL 設(shè)計(jì)流程圖 圖 系統(tǒng)的總體模塊圖 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時(shí)序與功能仿真器 7 （ 1）模塊 MS的實(shí)現(xiàn) （如圖 所示） 圖 模塊 MS 圖 模塊 MS，輸入端口 CK0、 CK1為兩個(gè)不同的時(shí)鐘信號(hào)，來模擬汽車的加速和勻速，JS 加速按鍵。 clr1 為清零信號(hào)， si為狀態(tài)信號(hào)， c1,c2,c3 分別為費(fèi)用的三為顯示。 程序輸入完成后進(jìn)行編譯， 編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的 9 仿真平臺(tái)是 MAX+plusⅡ ,通過對(duì) VHDL 源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（后綴名為 .scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真，得到仿真波形圖： MS 的結(jié)果驗(yàn)證 (如圖 ) 圖 當(dāng) JS 為高電平， CLK_OUT 按照 CLK1 輸出；低電平時(shí)，按照 CLK0 輸出 2 模塊 SOUT 的結(jié)果驗(yàn)證 (如圖 ) enable 高電平時(shí)，每一個(gè)時(shí)鐘上升沿時(shí)， CQI 計(jì)數(shù)加 1，若 CQI=30 時(shí)， state 賦 01，30CQI=80 時(shí)， state 賦 10態(tài)， ? ..； enable 低電平時(shí)， CQI 計(jì)數(shù)暫停，保持不變 圖 3 模塊 PULSE 的結(jié)果驗(yàn)證 (如圖 ) 10 每個(gè) CLK0 上升沿時(shí)， CNT 計(jì)數(shù)加 1，加到 4 時(shí)在下一個(gè)時(shí)鐘上升沿賦值 0； t 不為 0時(shí) fout 賦值高電平，否則低電平 圖 4 模塊 COUNTER 的結(jié)果驗(yàn)證 (如圖 ) SI 為出租車狀態(tài)信號(hào)：“ 00”表示計(jì)費(fèi)值停止， Q1~Q3 不變 。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。各模塊完成后，在將它們組合成完整的出租車系統(tǒng)，在設(shè)計(jì)過程中還需要改進(jìn)的是控制系統(tǒng)的糾錯(cuò)功能。對(duì)一些器 件的使用方法了解更深刻了，如一些器件的使能端的作用等。在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常感謝幫助我的同學(xué)。 // 程序作者 ： 金人佼 // 最后修改日期 ： LIBRARY IEEE。 //快速檔的時(shí)鐘信號(hào) JS:IN STD_LOGIC。039。 END PROCESS。 USE 。 STO :IN STD_LOGIC。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 THEN CQI:=(OTHERS=39。EVENT AND CLK=39。 THEN STATE:=00。 THEN //ENABLE 高電平， CQI 計(jì)數(shù)加 1 CQI:=CQI+1。 //CQI80 時(shí)， state 賦 11 態(tài) END IF。 END PROCESS。 USE 。 END PULSE。EVENT AND CLK0=39。139。 //FULL 賦低電平 END IF。 END ONE。 USE 。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 END COUNTER。 BEGIN IF CLR1=39。Q3:=0000。 THEN //CLK_DIV 上升沿觸發(fā) CASE SI IS //SI：“ 00”表示計(jì)費(fèi)值停止，“ 01”計(jì)費(fèi)清零，設(shè)置為起步價(jià)10 元，“ 10” 正常計(jì)費(fèi)，每公里 1 元，“ 11”超過 20 元后，每公里 元； WHEN 00 =Q1:=Q1。Q2:=0000。 IF Q31001 THEN Q3:=Q3+1。 WHEN 11= IF Q10101 THEN Q1:=Q1+5。