【正文】 10” 正常計(jì)費(fèi)，每公里 1 元，“ 11”超過(guò) 20 元后，每公里 元； Q1,Q2,Q3 的信號(hào)分別賦值給 C1,C2,C3 圖 5 模塊 SCAN_LED 的結(jié)果驗(yàn)證 (如圖 ) 11 BT 位選， SG 譯碼對(duì)應(yīng)數(shù)字 0～ 9 圖 6 模塊 TAXI 的結(jié)果驗(yàn)證 (如圖 ) 圖 結(jié)果分析 出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車 啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來(lái)完成。 程序輸入完成后進(jìn)行編譯， 編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，本課程設(shè)計(jì)的 9 仿真平臺(tái)是 MAX+plusⅡ ,通過(guò)對(duì) VHDL 源程序進(jìn)行編譯檢錯(cuò)，然后創(chuàng)建波形文件（后綴名為 .scf），加入輸入輸出變量，選擇適用的芯片以及設(shè)定仿真結(jié)束時(shí)間，設(shè)置好輸入初值進(jìn)行仿真，得到仿真波形圖： MS 的結(jié)果驗(yàn)證 (如圖 ) 圖 當(dāng) JS 為高電平， CLK_OUT 按照 CLK1 輸出；低電平時(shí)，按照 CLK0 輸出 2 模塊 SOUT 的結(jié)果驗(yàn)證 (如圖 ) enable 高電平時(shí)，每一個(gè)時(shí)鐘上升沿時(shí)， CQI 計(jì)數(shù)加 1，若 CQI=30 時(shí)， state 賦 01，30CQI=80 時(shí)， state 賦 10態(tài)， ? ..； enable 低電平時(shí)， CQI 計(jì)數(shù)暫停，保持不變 圖 3 模塊 PULSE 的結(jié)果驗(yàn)證 (如圖 ) 10 每個(gè) CLK0 上升沿時(shí)， CNT 計(jì)數(shù)加 1，加到 4 時(shí)在下一個(gè)時(shí)鐘上升沿賦值 0； t 不為 0時(shí) fout 賦值高電平，否則低電平 圖 4 模塊 COUNTER 的結(jié)果驗(yàn)證 (如圖 ) SI 為出租車狀態(tài)信號(hào)：“ 00”表示計(jì)費(fèi)值停止， Q1~Q3 不變 。 BT 為選位信號(hào)， SG譯碼信號(hào) 仿真： 系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過(guò)系統(tǒng)模型實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在或 正在設(shè)計(jì)的系統(tǒng)的過(guò)程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。 clr1 為清零信號(hào)， si為狀態(tài)信號(hào)， c1,c2,c3 分別為費(fèi)用的三為顯示。 （ 3）模塊 PULSE 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 PULSE 圖 8 該模塊 實(shí)現(xiàn)將時(shí)鐘信號(hào) 5 分頻功能。 車速選擇 起 /停 開(kāi)關(guān) 基本速率 Reset 掃描時(shí)鐘 顯示輸出 顯示輸出 車速 控制模塊 計(jì)費(fèi)動(dòng)態(tài)顯示 里程 動(dòng)態(tài)顯示 6 4 設(shè)計(jì)步驟 VHDL 設(shè)計(jì)流程圖 （如圖 ） ： 圖 VHDL 設(shè)計(jì)流程圖 圖 系統(tǒng)的總體模塊圖 VHDL 文本編輯 VHDL 文本編輯 FPGA/CPLD 適配器 FPGA/CPLD 編輯下載器 VHDL 仿真器 FPGA/CPLD器件和電路系統(tǒng) 時(shí)序與功能仿真器 7 （ 1）模塊 MS的實(shí)現(xiàn) （如圖 所示） 圖 模塊 MS 圖 模塊 MS，輸入端口 CK0、 CK1為兩個(gè)不同的時(shí)鐘信號(hào)，來(lái)模擬汽車的加速和勻速，JS 加速按鍵。 (2) 里程動(dòng)態(tài)顯示模 塊 其包括計(jì)數(shù)車速控制模塊發(fā)出的脈沖以及將計(jì)數(shù)顯示動(dòng)態(tài)顯示出來(lái)，每來(lái)一個(gè)脈沖里程值加 （控制器每發(fā)一個(gè)脈沖代表運(yùn)行了 ）。 3 設(shè)計(jì)原理 5 圖 系統(tǒng)頂層框圖 計(jì)費(fèi)器按里程收費(fèi)，每 100 米開(kāi)始一次計(jì)費(fèi)。 5． VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 ， 設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu) ， 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么 ， 而進(jìn)行獨(dú)立的設(shè)計(jì)。符合市場(chǎng)需 求的大規(guī)模系統(tǒng)高效、高速地完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 2． VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù) ， 使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性 ， 隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是顯而易見(jiàn)的。庫(kù)用于存放已編譯的實(shí)體，機(jī)構(gòu)體，程序包及配置。其中 ， 實(shí)體是一個(gè) VHDL 程序的基本單元 ， 由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成， 實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào) ；結(jié)構(gòu)體用于描述系統(tǒng)的行為，系統(tǒng)數(shù)據(jù)的流程或系統(tǒng)組織結(jié)構(gòu)形式。 VHDL 語(yǔ)言具有很強(qiáng)的電路描述和建模能力 ， 能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述 ， 從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù) ， 提高了設(shè)計(jì)效率和可靠性，使用 VHDL 語(yǔ)言 ，可以就系統(tǒng)的總體要求出發(fā) ， 自上而下地將設(shè)計(jì)內(nèi)容細(xì)化 ， 最后完成系統(tǒng)硬件的整體設(shè)計(jì)。因此 ， VHDL 成為硬件描述語(yǔ)言的業(yè)界標(biāo)準(zhǔn)之一。 VHDL 硬 件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色 ， 他是 EDA 技術(shù)研究的重點(diǎn)之一。 EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步。 EDA 技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。 EDA工具已經(jīng)成為設(shè)計(jì)師必不可少的武器，起著越來(lái)越重要的作用。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件 FPGA/CPLD 相映射的網(wǎng)表文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。典型的 EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。 EDA 技術(shù)是在電子 CAD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì) [1]。EDA 可提供文本輸入以及圖形編輯的方法將設(shè)計(jì)者的意圖用程序或者圖形方式表達(dá)出來(lái)，而我們經(jīng)常用到的 VHDL 語(yǔ)言便是用于編寫(xiě)源程序所需的最常見(jiàn)的硬件描述語(yǔ)言（ HDL）之一。 設(shè)計(jì)平臺(tái) MAX + plusⅡ 是美國(guó) Altera 公司的一種 EDA 軟件 ,用于開(kāi)發(fā) CPLD 和 FPGA 進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)。 6. 各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過(guò)有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。 4. 設(shè)計(jì)動(dòng)態(tài)掃描電路：將車費(fèi)顯示出來(lái)，有兩位小數(shù)。 2 2. 實(shí)現(xiàn) 預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車行加費(fèi)里程。 本設(shè)計(jì)的研究目標(biāo)和意義也就是要使用價(jià)錢(qián)低廉、性能穩(wěn)定 、價(jià)錢(qián)低廉、可擴(kuò)性強(qiáng)、適應(yīng)目前出租車市場(chǎng)需求的出租車計(jì)費(fèi)器， 以解決目前出租車計(jì)費(fèi)器存在的一系列問(wèn)題。以往的出租車計(jì)費(fèi)器的不穩(wěn)定性，功能稍等缺點(diǎn)是的大家開(kāi)始尋求更新的 ，功能更強(qiáng)大，性能更穩(wěn)定，價(jià)錢(qián)更低廉的新型出租車計(jì)費(fèi)器。只有以硬件描述語(yǔ)言和邏輯綜合為基礎(chǔ)的子項(xiàng)項(xiàng)下的電路設(shè)計(jì)方法才能滿足日趨復(fù)雜的集成電路 系統(tǒng)設(shè)計(jì)需求，才能縮短設(shè)計(jì)周期以滿足設(shè)計(jì)對(duì)集成電路系統(tǒng)日益急迫的需求。 課程設(shè)計(jì)目的 隨著電子技術(shù)的不斷發(fā)展與進(jìn)步，集成電路的設(shè)計(jì)方法也在不斷地更新。隨著 EDA 技術(shù)的大力發(fā)展， FPGA 等數(shù)字可編程器件的出現(xiàn)，數(shù)字出租車計(jì)費(fèi)器的設(shè)計(jì)也就變得更加簡(jiǎn)單，而且性能更穩(wěn)定、能實(shí)現(xiàn)較復(fù)雜的功能，且運(yùn)用 EDA 軟件可方便的在計(jì)算機(jī)上實(shí)現(xiàn)設(shè)計(jì)與仿真。 1 基于 VHDL 語(yǔ)言的出租車計(jì)費(fèi)器設(shè)計(jì) 1 引 言 最近幾年出租車行業(yè)發(fā)展迅速，在全國(guó)有幾千家出租車公司，因此出租車計(jì)費(fèi)器的市場(chǎng)是龐大的。隨著電子科學(xué)技術(shù)的不斷發(fā)展，特別是集成電路的迅猛發(fā)展，電子設(shè)計(jì)自動(dòng)化已經(jīng)成為主要的設(shè)計(jì)手段。本設(shè)計(jì)基于 VHDL（ FPGA）語(yǔ)言是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，未來(lái)必定會(huì)取代部分落 伍的數(shù)字元元件。時(shí)至今日，傳統(tǒng)的手工設(shè)計(jì)過(guò)程已經(jīng)被先進(jìn)的電子設(shè)計(jì)自動(dòng)化（ EDA）工具所代替。在這種情形下，傳統(tǒng)的出租車計(jì)費(fèi)器設(shè)計(jì)方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計(jì)費(fèi)器在功能上也遠(yuǎn)不能滿足現(xiàn)實(shí)的需求。 而大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)， VHDL 硬件描述語(yǔ)言的出現(xiàn)，使得這一切成為可能。 課程設(shè)計(jì)要求 1. 能實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，起步費(fèi)為 ，并在車行 3公里后再按 2元 /公里，當(dāng)計(jì)費(fèi)器計(jì)費(fèi)達(dá)到或超過(guò)一定收費(fèi) (如 20元 )時(shí)，每公里加收 50%的車費(fèi)，車停止不計(jì)費(fèi)。 3. 實(shí)現(xiàn)模擬功能：能模擬汽車啟動(dòng)、停止、暫停、車速等狀態(tài)。 5. 用 VHDL 語(yǔ)言設(shè)計(jì)符合上述功能要求的出租車計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。 7. 完成電路全部設(shè)計(jì)后，通過(guò)系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)的正確性。 2 應(yīng)用工具介紹 作為當(dāng)今最流行的計(jì)算機(jī)軟件系統(tǒng)， EDA 技術(shù)是以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 EDA 技術(shù)介紹 EDA 是電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation)的縮寫(xiě) ,在 20世紀(jì) 90 年代初從 計(jì)算機(jī)輔助設(shè)計(jì) (CAD)、計(jì)算機(jī)輔助制造 (CAM)、計(jì)算機(jī)輔助測(cè)試 (CAT)和計(jì)算機(jī)輔助工程 (CAE)的概念發(fā)展而來(lái) 。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完 3 成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載 等工作。綜合器的功能就是將設(shè)計(jì)者在EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。 在今天 ， EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的普遍工具，無(wú)論設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，沒(méi)有 EDA 工具的支持，都是難以完成的。 從目前的 EDA 技術(shù)來(lái)看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 語(yǔ)言介紹 電子設(shè)計(jì)自動(dòng)化 （ EDA） 的關(guān)鍵技術(shù)之一是要求用形式化方法來(lái)描述數(shù)字系統(tǒng)的硬件電路。 硬件描述語(yǔ)言是 EDA 技術(shù)的重要組成部分 ， VHDL 是作為電子設(shè)計(jì)主流硬件描述語(yǔ)言， VHDL（ Very High Speed Integrated Circuit Hardware Description Language） 于 1983 年由美國(guó)國(guó)防部發(fā)起創(chuàng)建 ， 由 IEEE 進(jìn)一步發(fā)展并在 1987 年作為 IEEE 標(biāo)準(zhǔn) 10760 發(fā)布。 VHDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言 ， 得到眾多 EDA 公 司的支持 ， 在電子工程領(lǐng)域 ， 已成為事實(shí)上的通用硬件描述語(yǔ)言。一個(gè)完整的