【正文】 begin clk1=39。//分頻后輸出的時鐘 1KHZreg clk1。// 端口的定義input clk_50M,reset。設(shè)計該模塊的時候用了一個32位的計數(shù)器。// 沒計到25000000計數(shù)器加一end//end alwaysendmodule // 結(jié)束分頻模塊 仿真的結(jié)果：從波形可以看出當(dāng)reset為低電平的時候clk為零，當(dāng)為高電平的時候clk的高電平占了clk_50M的5個周期，低電平也占了clk_50M的5個周期。//輸出的時鐘取反 end//end begin else count=count+139。d0。endelse if(count==3239。 count=3239。//32位的計數(shù)器always (posedge clk_50M or negedge reset)//異步復(fù)位begin if(!reset) begin clk=39。//分頻后輸出的時鐘 reg clk。// 端口的定義input clk_50M,reset。在仿真的時候為了方便觀察設(shè)計了一個5分頻的電路。： 計數(shù)器的分頻模塊： 計數(shù)器的分頻模塊具體框圖： 此模塊的功能是對總的時鐘進行分頻，分出的頻率是讓計數(shù)器用的，因為總的時鐘是50M的。首先實現(xiàn)系統(tǒng)框圖中的各子模塊，然后由頂層模塊調(diào)用各子模塊來完成整個系統(tǒng)。系統(tǒng)框圖如附錄 圖 附1 所示。根據(jù)出租車計費器的工作過程，本系統(tǒng)采用分層次、分模塊的方式設(shè)計，其本系統(tǒng)組成框圖如下所示。若出租車停止等待狀態(tài)，則計時器開始加計數(shù)，當(dāng)時間超過兩分鐘后，計費器以每分鐘2元累加。再根據(jù)行駛里程或停止等待的時間按以上的標(biāo)準(zhǔn)計費。分辨率為1秒。本計費器的顯示范圍為0～99元，計價分辨率為1元；計程器顯示范圍為0～99公里，分辨率為1公里；計時器的顯示范圍是分鐘的顯示范圍是0—99, 辨率為1分鐘。第二章 出租車計價器的設(shè)計 出租車計價器的要求：行程3公里內(nèi)（包括3公里），且等待累計時間2分鐘內(nèi)（包括2分鐘），；3公里外（不包括3公里），等待累計時間2分鐘外（不包括2分鐘）。將適配器產(chǎn)生的器件編程文件通過編程器或下載線纜載入目標(biāo)芯片F(xiàn)PGA或CPLD中，實現(xiàn)設(shè)計功能。這兩項完成對源代碼的綜合優(yōu)化處理和將綜合后的網(wǎng)表文件針對某以具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。該項主要是檢驗系統(tǒng)功能設(shè)計的正確性?？刹捎肰HDL代碼，此種方式普遍；也為圖形輸入方式（原理圖、狀態(tài)圖、波形圖等）該方法直觀，容易理解。按照“自頂向下”的設(shè)計方法進行系統(tǒng)規(guī)劃。另外，高層次設(shè)計只是定義系統(tǒng)的行為特性，不涉及實現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具可以將高層次描述轉(zhuǎn)換為針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化可輕松實現(xiàn)。20世紀(jì)90年代以來，電子信息類產(chǎn)品的開發(fā)出現(xiàn)了兩個特點：復(fù)雜程度加深，產(chǎn)品上市時限緊迫，原有的基于門級描述的單層次設(shè)計方法不能適應(yīng)設(shè)計要求，由于人們的努力出現(xiàn)了整個設(shè)計過程自動化的一種高層次設(shè)計方法（即系統(tǒng)級設(shè)計）。CAE主要功能包括原理圖的輸入、邏輯仿真、電路分析、自動布局布線、PCB后分析。二是20世紀(jì)80年代的CAE階段。EDA的發(fā)展經(jīng)歷了三個階段：一是20世紀(jì)70年代的CAD階段。 EDA 技術(shù)簡介：EDA技術(shù)的發(fā)展使電子系統(tǒng)的設(shè)計技術(shù)和工具發(fā)生了巨大的變化。如在邏輯門級，可用邏輯最小化來對布爾表達式進行簡化。時序分析器用來檢查電路中的最大和最小延時。在版圖級，采用設(shè)計規(guī)則檢查工具來保證版圖所表示的電路能被可靠地制造出來。仿真器的用途是確定系統(tǒng)的輸入/輸出關(guān)系，所采用的方法是把每一個數(shù)字邏輯器件映射為一個或幾個過程，把整個系統(tǒng)映射為由進程互連構(gòu)成的進程網(wǎng)絡(luò)，這種由進程互連組成的網(wǎng)絡(luò)就是設(shè)計的仿真模型。在硬件系統(tǒng)設(shè)計的各個層次都要用到仿真器。典型的原理圖輸入工具包括基本單元符號庫（基本單元的圖形符號和仿真模型）、原理圖編輯器的編輯功能、產(chǎn)生網(wǎng)表的功能3個組成部分。在版圖級，圖形編輯器用來編輯表示硅工藝加工過程的幾何圖形。（1）文字編輯器在系統(tǒng)級設(shè)計中用來編輯硬件系統(tǒng)的描述語言如VHDL和VerilogHDL，在其他層次用來編輯電路的硬件描述語言文本，如SPICE的文本輸入?；诰W(wǎng)表、布爾邏輯、傳輸時序等概念的邏輯工具，設(shè)計輸入采用原理圖編輯器或硬件描述語言進行，利用EDA系統(tǒng)完成邏輯綜合、仿真、優(yōu)化等過程，生成網(wǎng)表或VHDL、VerilogHDL的結(jié)構(gòu)化描述。 EDA的基本工具： EDA工具的整體概念是電子系統(tǒng)設(shè)計自動化。（5）庫（Library） 庫是支持EDA工具完成各種自動設(shè)計過程的關(guān)鍵。 EDA框架標(biāo)準(zhǔn)化和硬件描述語言等設(shè)計數(shù)據(jù)格式的標(biāo)準(zhǔn)化可集成不同設(shè)計風(fēng)格和應(yīng)用的要求導(dǎo)致各具特色的EDA工具在同一個工作站上。一個建立了符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)EDA系統(tǒng)，可以接納其他廠商的EDA工具一起進行設(shè)計工作。 （4）開放性和標(biāo)準(zhǔn)化 EDA系統(tǒng)的框架是一種軟件平臺結(jié)構(gòu)，它為不同的EDA工具提供操作環(huán)境。 （3）邏輯綜合與優(yōu)化 邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。硬件描述語言使得設(shè)計者在比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征，是進行邏輯綜合優(yōu)化的重要工具。硬件描述語言突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和繼承等?！?Top→down”設(shè)計方法有利于在早期發(fā)現(xiàn)產(chǎn)品結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，在EDA技術(shù)中被廣泛采用。這一模式使開發(fā)者從一開始就要考慮到產(chǎn)品生存周期的質(zhì)量、成本、開發(fā)時間及用戶的需求等等諸多方面因素。 EDA技術(shù)的基本特征： 采用高級語言描述，具有系統(tǒng)級仿真和綜合能力是EDA技術(shù)的基本特征。EDA通用支撐軟件和應(yīng)用軟件包涉及到電路和系統(tǒng)、數(shù)據(jù)庫、圖形學(xué)、圖論和拓撲邏輯、計算數(shù)學(xué)、優(yōu)化理論等多學(xué)科，EDA軟件的技術(shù)指標(biāo)有自動化程度，功能完善度，運行速度，操作界面，數(shù)據(jù)開放性和互換性（不同廠商的EDA軟件可相互兼容）等。在EDA軟件的支持下，設(shè)計者完成對系統(tǒng)功能的進行描述，由計算機軟件進行處理得到設(shè)計結(jié)果?，F(xiàn)在數(shù)字系統(tǒng)設(shè)計依靠手工已經(jīng)無法滿足設(shè)計要求，設(shè)計工作需要在計算機上采用EDA技術(shù)完成。（4）用HDL語言的源程序作為歸檔文件資料量小，便于保存，可繼承性好。 （2）采用HDL語言，就可免除編寫邏輯表達式或真值表的過程，使設(shè)計難度大幅度下降，從而可以縮短設(shè)計周期。 由邏輯綜合工具產(chǎn)生門級網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計時，還可以有兩種選擇：一種是由自動布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，定制ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的PLD編程碼點，利用PLD完成硬件電路的設(shè)計[7]。此后再對邏輯綜合結(jié)果在門電路級上進行仿真，并檢查定時關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計基本結(jié)束。如果仿真通過，就可以利用邏輯綜合工具進行綜合了。行為描述是對整個系統(tǒng)的數(shù)學(xué)模型的描述，其設(shè)計與器件工藝無關(guān)。 圖12 “ Top→down”（自頂向下）設(shè)計系統(tǒng)硬件的過程（1）行為描述 對系統(tǒng)進行行為描述的目的是在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計中存在的問題。版圖設(shè)計將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開發(fā)工具時進行編程制片。邏輯設(shè)計把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，設(shè)計中盡可能采用規(guī)則的邏輯結(jié)構(gòu)或采用經(jīng)過考驗的邏輯單元或模塊。結(jié)構(gòu)設(shè)計根據(jù)系統(tǒng)或芯片的特點，將其分解為接口清晰、相互關(guān)系明確、盡可能簡單的子系統(tǒng)，得到一個總體結(jié)構(gòu)。 圖 11 設(shè)計流程圖 在“Top→down”（自頂向下）的設(shè)計方法中，設(shè)計者首先需要對整個系統(tǒng)進行方案設(shè)計和功能劃分，擬訂采用一片或幾片專用集成電路ASIC來實現(xiàn)系統(tǒng)的關(guān)鍵電路，系統(tǒng)和電路設(shè)計師親自參與這些專用集成電路的設(shè)計，完成電路和芯片版圖，再交由IC工廠投片加工，或者采用可編程ASIC（例如 CPLD和 FPGA）現(xiàn)場編程實現(xiàn)。同時由于FPGA的功能完全取決于語言編寫的程序，不拘泥于某種芯片的特殊指令，更加提高了產(chǎn)品的更新?lián)Q代能力。可行性很高，而且電路簡單，大大減少外圍器件，可以用軟件完全仿真，靈活度高，可以設(shè)計一些復(fù)雜的系統(tǒng)，而且編好的系統(tǒng)可以在不同的 FPGA或CPLD芯片上通用。（2）計價方式的不靈活每次計價標(biāo)準(zhǔn)的修改都需要將芯片重新燒錄，使得每次調(diào)價都需要耗費大量的人力物力，很難達到目前油價聯(lián)動的需求。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計研發(fā)比較困難，周期長。FPGA是電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)，未來必定會取代部分落伍的數(shù)字器件?，F(xiàn)在計價器大多數(shù)以單片機為平臺的，但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計研發(fā)比較困難。近幾年來，各大城市都在對出租車價格進行調(diào)整，由于數(shù)量太多，很多城市的調(diào)價需要很長時間才能完成，這就會出現(xiàn)同一時間幾個價格，司機人工計價的尷尬情形。因此，所設(shè)計的計價器不僅要能滿足不同國家和地區(qū)的要求，而且計價方式的調(diào)整也應(yīng)當(dāng)很方便。而且不同國家和地區(qū)的計價方式存在差異，有些地區(qū)有夜間收費及郊區(qū)收費等，而有些地區(qū)則無夜間收費和郊區(qū)收費；即使同一地區(qū)，不同車型的出租車，其計價方式也有差別；由于個別地區(qū)對計價器有特殊要求，有時必須修改軟件；另外，計價器還面臨軟件升級問題；因而，所設(shè)計的計價器應(yīng)能很方便地重新編程。目前市場上使用的出租車計價器主要采用的都是利用微控器如89C5μPD78F0034單片機實現(xiàn)的計價器設(shè)計。 正因為在出租車需求不斷增大的情況下，未來汽車計價器的市場還是相當(dāng)有潛力，通過FPGA設(shè)計出各種出租車的計價需求，能滿足當(dāng)?shù)爻鲎廛嚨挠媰r需要的系統(tǒng)是十分有必要的，而且這個課題還能有效解決傳統(tǒng)計價器系統(tǒng)上的一些不足，以實現(xiàn)更好的計價功能。隨著中國經(jīng)濟的發(fā)展，許多因素主導(dǎo)了出租車行業(yè)成本的波動。但是單片機程序是不通用的，不同的芯片有不同的指令集，因此設(shè)計研發(fā)比較困難，周期長。傳統(tǒng)的出租車計價器由于發(fā)展使用了十幾年，在穩(wěn)定性、成本、以及使用習(xí)慣上都具有一些優(yōu)勢。目前全世界的計價器中有90%為臺灣所生產(chǎn)。出租車行業(yè)在我國是八十年代初興起的一項新興行業(yè)，隨著我國國民經(jīng)濟的高速發(fā)展，出租汽車已成為城市公共交通的重要組成部分。計價器是出租汽車的經(jīng)營者和乘坐出租汽車的消費者之間用于公平貿(mào)易結(jié)算的工具，因而計價器計價準(zhǔn)確與否，直接關(guān)系到經(jīng)營者和消費者的經(jīng)濟利益。出租車服務(wù)行業(yè)和出租車計價器緊密聯(lián)系，因為出租車必須安裝出租車計價器才能投入運營。而計價器作為出租車的一個重要組成部分，關(guān)系著出租車司機和乘客之間的雙方利益，起著重要的作用，因而出租車計價器的發(fā)展非常迅猛，應(yīng)用也越來越廣泛。關(guān)鍵詞：出租車計價器； Verilog HDL語言； FPGA； Quartus II； EDA53第一章 緒論ABSTRACTThis article presents a method of how to use FPGA to design a taxi meter, and how to replace traditional electrical design with burgeoning EDA parts. Besides the basic functions of taxi count meter, some new ideas are added concerning about the particularity of this calling. This design has mainly drawn support from the FPGA chip, uses Verilog the HDL language nimble programming to realize various cost, which not only causes it not to rigidly adhere to the hardware with a stronger portability, but also strengthens the use value, even more favors the product promotion.This design acts according to chengdu39。本設(shè)計參考成都的出租車計費標(biāo)準(zhǔn)，利用Verilog HDL語言設(shè)計出租車計價器，主要具有行駛路程動態(tài)顯示計費，等待累計時間計費及最后的總費用動態(tài)顯示功能，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優(yōu)點。摘要基于FPGA的出租車計費器設(shè)計摘 要本文介紹了一種基于FPGA 芯片上實現(xiàn)出租車計價器功能的設(shè)計方法，主要闡述如何使用新興的EDA 器件取代傳統(tǒng)的電子設(shè)計方法，不僅實現(xiàn)了出租車計價器所需的一些基本功能，同時考慮到出租車行業(yè)的一些特殊性，更注重了把一些新的思路加入到設(shè)計中。本設(shè)計主要借助了FPGA 芯片，使用Verilog HDL語言靈活編程來實現(xiàn)多方面的計費，這樣不僅使其不拘泥于硬件，具有更強的移植性，而且增強了實用價值，更加利于產(chǎn)品升級。此程序通過下載到特定的芯片后，可應(yīng)用于實際的出租車計費系統(tǒng)中。s rental car cost standard to design rental car fare register with Verilog the HDL language,which includes the travel distance,the waited for the accumulation time cost and the final allin cost dynamic demonstration function, it, as the hardware description language, has highlighted the advantages of good read