基于vhdl_的出租車計費器的設計-展示頁
2024-11-19 21:37本頁面
【正文】 費。 整個設計由分頻模塊、計量模塊、計費模塊、控制模塊等四個部分組成 。兩個控制輸入開關 start、 stop；控制過程為： start作為計費開始 開關，當 start為高電平時，系統(tǒng)開始根據(jù)輸入的情況計費。系統(tǒng)得輸出信號有：總費用數(shù) cha0 ~cha3，行駛距離 km0 ~km1，等待時間 min0 ~min1 等。計價范圍為 ，計價分辨率為 。計時范圍為 0~59min，計時分辨率為 1min。計程范圍為 0~99km，計程分辨率為 1km。等待累計時間超過 2min，按每分鐘 。主要采用了 FPGA 芯片，使用 VHDL 語言進行編程，使其具有了更強的移植性，更加利于產品的升級。一個出廠后的成品 FPGA的邏輯塊和連接可以按照設計者而改變，所以 FPGA可以完成所需要的邏輯功能。在大多數(shù)的 FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊?；?VHDL 的出租車計費器的設計 目前以硬件描述語言（ Verilog 或 VHDL）所完成的電路設計，可以經過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代 IC 設計驗證的技術主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。 系統(tǒng)設計師可以根據(jù)需要通過可編輯的連接把 FPGA內部的邏輯 塊連接起來，就好像一個電路試驗板被放在了一個芯片里。 本 設計 是 一種采用 FPGA芯片進行出租車計費器，主要 分為 分頻模塊、計量模塊、計費模塊、控制模塊 等模塊， 利用 FPGA的可編程性，簡潔又多變的設計方法，縮短了研發(fā)周期。 一、設計任務與要求 （ 1）、能夠實現(xiàn)計費功能 費用的計算是按行駛里程收費，設出租車的起步價 是 元，當里程小于 3km 里時，按起步價收費；當里程大于 3km時每公里按 。所以總費用按下式計算： 總費用 =起步價 +（里程 3km） *里程單價 +等候時間 *等候單價 （ 2）、能夠實現(xiàn)顯示功能 ? 顯示汽車行駛里程：用四位數(shù)字顯示，顯示方式為“ XXXX”，單價為 km。 ? 顯示等候時間：用兩位數(shù)字顯示分鐘，顯示方式為“ XX”。 ? 顯示總費用：用四位數(shù)字顯示，顯示方式為“ ”，單位為元。 二、設計原理 根據(jù)設計要求，系統(tǒng)的輸入信號 clk，計價開始信號 Start，等待信號 Stop，里程脈沖信號 fin。系統(tǒng)有兩個脈沖輸入信號 clk_750k、 fin，其中 clk_750k將根據(jù)設計要求分頻成 13hz、 15hz 和 1hz 分別作為公里計費和超時計費的脈沖。當有乘客上車并開始行駛時， fin 脈沖到來，進行行駛計費，此時的 stop需要置為 0；如需停車等待，就把 stop變?yōu)楦唠娖?，并去?fin輸入脈沖，進行等待計費；當乘客下車且不等待時，直接將 start置為 0，系統(tǒng)停止工作；價格開始歸為起步價 。 其中計量模塊是整個系統(tǒng)實現(xiàn)里程計數(shù)和時間計數(shù)的重要部分；控制模塊是實現(xiàn)不同計費方式的選擇部分，根據(jù)所設計的使能端選擇是根據(jù)里程計費還是根據(jù)等 待時間計費；同時設計通過分頻模塊產生不同頻率的脈沖信號來實現(xiàn)系統(tǒng)的計費。組成框圖如下所示： 時 鐘 信 號等 待 信 號公 里 脈 沖計 費 /復 位分 頻 器控 制 器計 費計 時計 程顯 示 三、各個模塊設計分析 （ 2） 分頻模塊 由于試驗箱上沒有 13hz 和 15hz 的整數(shù)倍時鐘信號，因此我們采用頻率較大的750khz進行分頻，以近似得到 13HZ、 15HZ和 1HZ的時鐘
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