【正文】 各模塊源程序 （ 1）、分頻模塊 ①元件符號： C LK0 F OU TPU LSEins t3 ② VHDL 設(shè)計： LIBRARY IEEE。 夜間計費：其初值為 11 元，當里程超過 3 公里后才接受計數(shù)車速控制模塊發(fā)出的脈 5 沖的驅(qū)動，之后每來一個脈沖（代表運行了 1 公里）其數(shù)值加 2 元，當車程超過 10 公里時每來一個脈沖其數(shù)值加 3 元 5）譯碼模塊：實現(xiàn)將車費計數(shù)模塊和里程計數(shù)模塊輸出的十進制數(shù)轉(zhuǎn)換成二進制數(shù)輸出。 3)里程計數(shù)模塊：當來一個脈沖信號時，里程值加 1。 各模塊的功能： 1)分頻器：將時鐘信號進行分頻。 4. 將車費、里程動態(tài)的顯示出來。 2. 能預(yù)置起步費、每公里收費、車行加費里程。 （ 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 Quartus II軟件運行界面 可編程邏輯器件簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 （ 9) 全局編譯。 （ 7) 對上述電路進行仿真。 （ 5) 建立原理圖或用 VHDL 語言描述設(shè)計電路。 （ 4) 選擇 FPGA 器件。注意：工作目錄名不能有中文。 Quartus II 軟件設(shè)計流程 （ 1) 打開 Quartus II 軟件。該軟件界面友好、使用便捷、功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，具有開放性、與結(jié)構(gòu)無關(guān)、多平臺完全集成化豐富的設(shè)計庫、模塊化工具、支持多種硬件描述語言及有多種高級編程語言接口等特點。 VHDL 具有較強的行為描述能力，可避開具體的器件結(jié)構(gòu)，從邏輯功能和行 為上進行描述和設(shè)計。 VHDL 的程序特點是將一項工程設(shè)計，或稱為設(shè)計實體（可以是個元件、電路模塊或一個系統(tǒng)）分成外部（或稱可示部分，即端口）和內(nèi)部（或稱為不可視部分，即結(jié)構(gòu)體）兩部分，外部負責對設(shè)計實體和端口引腳命名和說明，內(nèi)部負責對模塊功能和算法進行描述。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適合用于可編程邏輯芯片的應(yīng)用設(shè)計。使其實現(xiàn)計費以及預(yù)置和模擬汽車啟動、停止、暫停等功能，并動態(tài)掃描顯示車費數(shù)目和路程數(shù)目。而且將來的不久他們的身影將會更頻繁的出現(xiàn)在我們身邊。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。 EDA設(shè)計論文 題 目 基于 VHDL出租車計費器設(shè)計 學(xué) 院 專 業(yè) 班 級 學(xué) 號 姓 名 指導(dǎo)教師 職 稱 講師 2020 年 12 月 21 日 2 摘要： 在科技高度發(fā)展的今天，集成電路和計算機應(yīng)用得到了高速發(fā)展。尤其是計算機應(yīng)用的發(fā)展。大多數(shù)電子產(chǎn)品多是由計算機電路組成。 本 設(shè)計利用 VHDL 語言、 CPLD 設(shè)計出租車計費系統(tǒng)，以 QuartusⅡ軟件作為開發(fā)平臺，設(shè)計了出租車計費器系統(tǒng)程序并進行了程序仿真。 引言： VHDL語言 VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成電路硬件描敘語言 )誕生于 1982 年，是由美國國防部開發(fā)的一種快速設(shè)計電路的工具，目前已經(jīng)成為 IEEE(The Institute of Electrical and Electronics)的一種工業(yè)標準硬件描敘語言。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風格與句法十分類似于一般的計算機高級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部結(jié)構(gòu)、功能開發(fā)完成，即可生成共享功能模塊，這就意味著，在頂層綜合或其他設(shè)計中可以直接調(diào)用這個實體模塊。 QuartusⅡ 簡介 Quartus II 是 Alera 公司推出的一款功能強大，兼容性最好的 EDA 工具軟件。 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具， Quartus II 提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性，包 括：可利用原理圖、 3 結(jié)構(gòu)框圖、 VerilogHDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設(shè)計實體文件；芯片平面布局連線編輯；功能強大的邏輯綜合工具；完備的電路功能仿真與時序邏輯仿真工具；定時 /時序分析與關(guān)鍵路徑延時分析；可使用 SignalTap II 邏輯分析工具進行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；使用組合編譯方式可一次完成整體設(shè)計流程；自動定位編譯錯誤；高效的期間編程與驗證工具；可讀入標準的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件；能生成第 三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 （ 2) 選擇路徑。 （ 3) 添加設(shè)計文件。 Family 選擇 Cyclone， 240， 8。 （ 6) 對原理圖或用 VHDL 語言進行編譯，無誤后進行添加信號。 （ 8) 進行管腳分配。 （ 10) 采用 JTAG 或 AS 模式進行下載測試。它是作為專用集成電路 4 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 FPGA 的基本特點主要有： （ 1）采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。 出租車計費系統(tǒng)功能簡介： 1. 計費標準為 按行駛里程收費，起步費為 元，并在車 7 公里后再按 1 元 /公里，當計費器計費達到或超過一定收費 (如 20 元 )時，再按 元 /公里的車費，車停止不計費。 3. 能模擬汽車啟動、停止、暫停等狀態(tài)。 EDA 設(shè)計方法及其設(shè)計過程： 設(shè)計規(guī)劃 本系統(tǒng)設(shè)計采用自頂向下的設(shè)計方案，系統(tǒng)的整體組裝設(shè)計原理圖如圖所示，它主要由分頻模塊、行駛狀態(tài)模塊、累加模塊、里程計數(shù)模塊、車費計數(shù)模塊和譯碼顯示模塊六部分組成。 2)車行狀態(tài)模塊：將汽車的啟動、停止、暫停狀態(tài)輸出。 4車費計數(shù)模塊：白天計費：其初值為 9元，當里程超過 3公里后才接受計數(shù)車速控制模塊發(fā)出的脈沖的驅(qū)動，之后每來一個脈沖（代表運行了 1公里）其數(shù)值加 1元，當車程超過 10 公里時每來一個脈沖其數(shù)值加 1 元。 系統(tǒng)的總體設(shè)計 （ 1）、頂層電路設(shè)計 頂層的 VHDL 設(shè)計實際就是將 分頻器模塊、車行狀態(tài)模塊、里程計數(shù)模塊、車費計數(shù)模塊、數(shù)碼管選擇模塊、譯碼模塊這幾個模塊連接起來就行。 USE 。 ENTITY PULSE IS PORT(CLK0:IN STD_LOGIC。 END PULSE。 VARIABLE FULL :STD_LOGIC。EVENT AND CLK0=39。 THEN 7 IF CNT=100 THEN CNT:=000 。139。 FULL:=39。 END IF。 FOUT=FULL。 END ONE。 USE 。 ENTITY SOUT IS PORT(CLK:IN STD_LOGIC。 STO:IN STD_LOGIC。 ST:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 ARCHITECTURE ONE OF SOUT IS BEGIN PROCESS(CLK,ENABLE ,STO,CLR) VARIABLE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLR=39。 THEN CQI:=(OTHERS=39。)。EVENT AND CLK=39。 THEN IF STO=39。 THEN STATE:=00。 ELSIF ENABLE =39。 THEN CQI:=CQI+1。 ELSIF CQI15 AND CQI=50 THEN STATE:=10。 END IF。 END IF。 END PROCESS。 ?波形仿真： （ 3）、累加模塊 ①元件符號： ② VHDL 設(shè)計： 9 library ieee。 use 。 kk:out std_logic)。 architecture one of cc is begin process(clks,en) variable q1:std_logic_vector(3 downto 0)。 variable k:std_logic。event and clks=39。 then if en=39。 then q1:=q1+1。 if q20101 then k:=39。 q2:=q2。139。q1:=0000。039。 end if。 end if。 kk=k。 end one。 use 。 entity distance is port(clks:in std_logic。 Sf:in std_logic_vector(1 downto 0)。 k2:out std_logic_vector(3 downto 0))。 architecture one of distance is begin process(clks,clr2,sf) variable q1:std_logic_vector(3 downto 0)。 begin if clr2=39。 then q1:=0000。 該語句體現(xiàn)了復(fù)位按鈕的功能 elsif clks39。139。q2:=q2。 else q2:=0000。 ifq11001 then q1:=0000。 end if。 end if。 k1=q1。 end。 USE 。 ENTITY COUNTER1 IS PORT(CLK_DIV:IN STD_LOGIC。 K:IN STD_LOGIC。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ARCHITECTURE ONE OF COUNTER1 IS BEGIN PROCESS(CLK_DIV,CLR1,SI,SS) VARIABLE Q2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF SS=39。 THEN IF CLR1=39。 THEN Q2:=0000。 ELSIF CLK_DIV39。139。039。 Q3:=Q3。139。 ELSE Q2:=0000。 END IF。 END IF。 12 WH