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畢業(yè)設(shè)計-基于vhdl的hdb3編譯碼器的設(shè)計-wenkub

2022-12-13 15:11:13 本頁面
 

【正文】 ”V”符號的標(biāo)志。在其他條件下,讓原代碼照常輸出。各部分之間采用同步時鐘作用,并且?guī)в幸粋€異步的復(fù)位(清零)端口。也可以人為地加入一個標(biāo)識符(其最終目的也是選擇輸出“1”的極性)。另外,如何準(zhǔn)確識別電路中的“1”、“V”和“B”。這樣做需要大量的寄存器,同時電路結(jié)構(gòu)也變的復(fù)雜。 舉例如下:HDB3碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V符號 V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 第3章 HDB3碼編碼器設(shè)計 HDB3編碼器的設(shè)計思路從編碼規(guī)則來分析,這個設(shè)計的難點之一是如何判決是否應(yīng)該補(bǔ)“B”,因為這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。第2章 HDB3碼 編/譯碼原理 HDB3碼編碼原理HDB3碼的編碼規(guī)則:(1) 將消息代碼變換成AMI碼;(2) 檢查AMI碼中的連0情況,當(dāng)無4個以上的連0傳時,則保持AMI的形式不變;若出現(xiàn)4個或4個以上連0時,則將1后的第4個0變?yōu)榕c前一非0符號(+1或1)同極性的符號,用V表示(+1記為+V,1記為V(3)檢查相鄰V符號間的非0符號的個數(shù)是否為偶數(shù),若為偶數(shù),則再將當(dāng)前的V符號的前一非0符號后的第1個0變?yōu)?B或B符號,且B的極性與前一非0符號的極性相反,并使后面的非0符號從V符號開始再交替變化。在通信的終端需將他們譯碼為NRZ碼才能送給數(shù)字終端機(jī)或數(shù)/模轉(zhuǎn)換電路。HDB3碼 這種碼型在數(shù)字通信中用得很多,HDB3碼是AMI碼的改進(jìn)型,稱為三階高密度雙極性碼。 舉例如下。作為傳輸用的基帶信號歸納起來有如下要求:1 希望將原始信息符號編制成適合與傳輸用的碼型;2 對所選碼型的電波形,希望它適宜在信道中傳輸。在數(shù)字通信中,有些場合可不經(jīng)過載波調(diào)制和解調(diào)過程,而對基帶信號進(jìn)行直接傳輸。以上要求導(dǎo)致了HDB3碼的出現(xiàn)并獲廣泛應(yīng)用??紤]到當(dāng)數(shù)字信號進(jìn)行長距離傳輸時要求線路傳輸碼型的頻譜不含直流分量,并且只有很少的低頻分量和高頻分量。前言現(xiàn)代通信借助于電和光來傳輸信息,數(shù)字終端產(chǎn)生的數(shù)字信息是以“1”和“0”2種代碼(狀態(tài))位代表的隨機(jī)序列,他可以用不同形式的電信號表示,從而構(gòu)造不同形式的數(shù)字信號。其次,傳輸碼型中應(yīng)含有定時時鐘信息,以利于收端定時時鐘的提取,在基帶傳輸系統(tǒng)中,定時信息是在接收端再生原始信息所必需的。HDB3碼因具有無直流成分,低頻成分少和連0個數(shù)最多不超過三個等明顯的優(yōu)點,對定時信號的恢復(fù)十分有利, CCITT已建議把HDB3碼作為PCM終端設(shè)備一次群到三次群的接口碼型。為使基帶信號能適合在基帶信道中傳輸,通常要經(jīng)過基帶信號變化,這種變化過程事實上就是編碼過程。可進(jìn)行基帶傳輸?shù)拇a型較多。消息代碼:0 1 1 1 0 0 1 0 、AMI 碼:0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、AMI碼的特點:(1) 無直流成分且低頻成分很小,因而在信道傳輸中不易造成信號失真。它克服了AMI碼的長連0傳現(xiàn)象。在做譯碼時必須提供位同步信號。舉例如下:代碼 : 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3碼: +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V、B : V +B +VHDB3碼的特點如下:(1) 基帶信號無直流成分,且只有很小的低頻成分;(2) 連0串符號最多只有3個,利于定時信息的提??;(3) 不受信源統(tǒng)計特性的影響。按照實時信號處理的理論,這是沒辦法實現(xiàn)的。若把信號處理的順序變換一下:首先完成插“V”工作,接著執(zhí)行補(bǔ)“B”功能。因為“V”和“B”符號是人為標(biāo)識的符號,但在電路中最終的表現(xiàn)形式還是邏輯電平“1”??刂埔粋€選擇開關(guān),使輸出“1”的極性能按照編碼規(guī)則進(jìn)行變化。HDB3碼的編碼器模型框圖如圖31所示: 單/雙極性變換 補(bǔ)“B”插“V” AMI碼 HDB3碼圖31 HDB3碼的編碼器模型框圖 插V模塊的設(shè)計插“V”模塊的功能實際上就是對消息代碼里的四連0串的檢測即當(dāng)出現(xiàn)四個連0串的時候,把第四個“0”變換成為符號“V”(“V”可以是邏輯“1”——高電平),而在其他情況下,則保持消息代碼的原樣輸出。插39。在進(jìn)程(process)中,通過條件控制開關(guān)(case語句)完成插”V”功能。v39。+v39。+v39。v39。V39。39。39。39。39。39。39。其中還有如何確定是“1”,還是“V”的問題。所謂元件例化就是引入一種連接關(guān)系,將預(yù)先設(shè)計好的設(shè)計實體定義為一個元件,然后利用特定的語句將此元件與當(dāng)前的設(shè)計實體中的指定端口連接,從而為當(dāng)前設(shè)計實體引入一個新的低一級的設(shè)計層次。根據(jù)這個設(shè)計思想,輸入代碼與插“V”及補(bǔ)“B”后的代碼的關(guān)系如下:代 碼 :1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1插V后: 01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 01 01 補(bǔ)B后:01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 01 01 單/雙極性變換的實現(xiàn)根據(jù)HDB3的編碼規(guī)則,我們可以知道,“V”的極性是正負(fù)交替的,余下的“1”和“B”看成一體且是正負(fù)交替的,同時滿足“V”的極性與前面的非零碼極性一致。根據(jù)編碼規(guī)則,“B”符號的極性與前一非零符號相反,“V”極性符號與前一非零符號一致。要得到所需的結(jié)果,僅僅在最后加一個硬件(如四選一數(shù)字開關(guān)CC4052)就可以將程序中所定義的“00”、“10”、“01”分別轉(zhuǎn)換成0、+1,從而達(dá)到設(shè)計所需結(jié)果。在編碼前,首先通過編程產(chǎn)生一個序列發(fā)生器,通過它產(chǎn)生一段序列碼,由于過程中會產(chǎn)生毛刺,因此在設(shè)計中加入了一個D觸發(fā)器以消除毛刺現(xiàn)象,隨后將產(chǎn)生的序列通過編碼器,由于編碼設(shè)計的結(jié)果是不歸零的,所以本次設(shè)計在編碼后的基礎(chǔ)上加上了一個歸零模塊,使得出來的結(jié)果有一個歸零的效果,圖35為編碼的頂層文件圖:圖35 編碼頂層文件圖 HDB3編碼器的時序仿真對編碼頂層文件進(jìn)行時序仿真,得到仿真圖如圖36所示。從仿真圖中可以看到,序列產(chǎn)生的碼元為100001000011000011000010,編碼后的序列為200021000121200212100120,其中2為10即+1,1為01即1,可以看到仿真的結(jié)果與理論是相同的,就是有一定的延時,這是因為編碼器中有移位寄存器,所以存在延時是可能的。因此可從所接受的信碼中找到V碼,然后根據(jù)加取代節(jié)的原則,V碼與前面的三位碼必然是取代碼,需要全部復(fù)原為四連0。正整流電路提取正電平碼部分;負(fù)整流電路提取負(fù)電平部分。當(dāng)連續(xù)出現(xiàn)兩個“+1”或“1”時,若無誤碼,則后一個一定是V脈沖。 HDB3譯碼器的設(shè)計方法1)V碼檢測模塊的建模1)+V碼檢測為了方便,假設(shè)從正整流電路輸出的信號為+B,從負(fù)整流電路輸出的信號為B。+V碼檢測模型框如圖42所示。 +B碼控制輸入端B輸入端 V輸出端 來自正整流電路來自負(fù)整流電路 V碼輸出圖43 V碼檢測模型框圖 (2)扣V扣B模塊建??踁扣B模塊有三個輸入信號,即時鐘信號、V碼信號和來自正、負(fù)整流輸出的信號。不管是否有B脈沖,在此模塊中,一并清零,因而無需另設(shè)扣B電路。其設(shè)計圖如圖45所示:圖45 譯碼頂層模塊圖 HDB3譯碼器的時序仿真對譯碼頂層文件進(jìn)行編譯仿真,其仿真圖如圖46所示:圖46 譯碼仿真圖仿真波形分析: 圖中dataout3為原始碼元100001000011000011000010,經(jīng)編碼后得到dataout1和dataout0,即為譯碼的兩個輸入,dataout1為高位,dataout0為低位,dataout5即為譯碼的輸出,由圖中可以看到,譯碼的輸出為100001000011000011000010,與理論結(jié)果相同,但存在一定的延時。 HDB3編/譯碼器的硬件電路結(jié)構(gòu)以及硬件調(diào)試整體仿真完后,可以對頂層文件進(jìn)行分配管腳,當(dāng)然首先要選擇好芯片,本次設(shè)計采用的芯片是ACEX1KEP1K10TC1003,分配管腳要注意只能用其中標(biāo)注的I/O口,管腳分配好后,用串口線將
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