【正文】 ”V”符號(hào)的標(biāo)志。在其他條件下，讓原代碼照常輸出。各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€(gè)異步的復(fù)位（清零）端口。也可以人為地加入一個(gè)標(biāo)識(shí)符（其最終目的也是選擇輸出“1”的極性）。另外，如何準(zhǔn)確識(shí)別電路中的“1”、“V”和“B”。這樣做需要大量的寄存器，同時(shí)電路結(jié)構(gòu)也變的復(fù)雜。 舉例如下：HDB3碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V符號(hào) V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 第3章 HDB3碼編碼器設(shè)計(jì) HDB3編碼器的設(shè)計(jì)思路從編碼規(guī)則來分析，這個(gè)設(shè)計(jì)的難點(diǎn)之一是如何判決是否應(yīng)該補(bǔ)“B”，因?yàn)檫@涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。第2章 HDB3碼 編/譯碼原理 HDB3碼編碼原理HDB3碼的編碼規(guī)則：（1） 將消息代碼變換成AMI碼；（2） 檢查AMI碼中的連0情況，當(dāng)無4個(gè)以上的連0傳時(shí)，則保持AMI的形式不變；若出現(xiàn)4個(gè)或4個(gè)以上連0時(shí)，則將1后的第4個(gè)0變?yōu)榕c前一非0符號(hào)（+1或1）同極性的符號(hào)，用V表示（+1記為+V，1記為V（3）檢查相鄰V符號(hào)間的非0符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的V符號(hào)的前一非0符號(hào)后的第1個(gè)0變?yōu)?B或B符號(hào)，且B的極性與前一非0符號(hào)的極性相反，并使后面的非0符號(hào)從V符號(hào)開始再交替變化。在通信的終端需將他們譯碼為NRZ碼才能送給數(shù)字終端機(jī)或數(shù)/模轉(zhuǎn)換電路。HDB3碼 這種碼型在數(shù)字通信中用得很多，HDB3碼是AMI碼的改進(jìn)型，稱為三階高密度雙極性碼。 舉例如下。作為傳輸用的基帶信號(hào)歸納起來有如下要求：1 希望將原始信息符號(hào)編制成適合與傳輸用的碼型；2 對(duì)所選碼型的電波形，希望它適宜在信道中傳輸。在數(shù)字通信中，有些場(chǎng)合可不經(jīng)過載波調(diào)制和解調(diào)過程，而對(duì)基帶信號(hào)進(jìn)行直接傳輸。以上要求導(dǎo)致了HDB3碼的出現(xiàn)并獲廣泛應(yīng)用。考慮到當(dāng)數(shù)字信號(hào)進(jìn)行長(zhǎng)距離傳輸時(shí)要求線路傳輸碼型的頻譜不含直流分量，并且只有很少的低頻分量和高頻分量。前言現(xiàn)代通信借助于電和光來傳輸信息，數(shù)字終端產(chǎn)生的數(shù)字信息是以“1”和“0”2種代碼（狀態(tài)）位代表的隨機(jī)序列，他可以用不同形式的電信號(hào)表示，從而構(gòu)造不同形式的數(shù)字信號(hào)。其次，傳輸碼型中應(yīng)含有定時(shí)時(shí)鐘信息，以利于收端定時(shí)時(shí)鐘的提取，在基帶傳輸系統(tǒng)中，定時(shí)信息是在接收端再生原始信息所必需的。HDB3碼因具有無直流成分，低頻成分少和連0個(gè)數(shù)最多不超過三個(gè)等明顯的優(yōu)點(diǎn)，對(duì)定時(shí)信號(hào)的恢復(fù)十分有利， CCITT已建議把HDB3碼作為PCM終端設(shè)備一次群到三次群的接口碼型。為使基帶信號(hào)能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號(hào)變化，這種變化過程事實(shí)上就是編碼過程?？蛇M(jìn)行基帶傳輸?shù)拇a型較多。消息代碼：0 1 1 1 0 0 1 0 、AMI 碼：0 +1 1 +1 0 0 1 0 、或 0 1 +1 1 0 0 +1 0 、AMI碼的特點(diǎn)：（1） 無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號(hào)失真。它克服了AMI碼的長(zhǎng)連0傳現(xiàn)象。在做譯碼時(shí)必須提供位同步信號(hào)。舉例如下：代碼 ： 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3碼： +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V、B ： V +B +VHDB3碼的特點(diǎn)如下：（1） 基帶信號(hào)無直流成分，且只有很小的低頻成分；（2） 連0串符號(hào)最多只有3個(gè)，利于定時(shí)信息的提??；（3） 不受信源統(tǒng)計(jì)特性的影響。按照實(shí)時(shí)信號(hào)處理的理論，這是沒辦法實(shí)現(xiàn)的。若把信號(hào)處理的順序變換一下：首先完成插“V”工作，接著執(zhí)行補(bǔ)“B”功能。因?yàn)椤癡”和“B”符號(hào)是人為標(biāo)識(shí)的符號(hào)，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”?？刂埔粋€(gè)選擇開關(guān)，使輸出“1”的極性能按照編碼規(guī)則進(jìn)行變化。HDB3碼的編碼器模型框圖如圖31所示： 單/雙極性變換 補(bǔ)“B”插“V” AMI碼 HDB3碼圖31 HDB3碼的編碼器模型框圖 插V模塊的設(shè)計(jì)插“V”模塊的功能實(shí)際上就是對(duì)消息代碼里的四連0串的檢測(cè)即當(dāng)出現(xiàn)四個(gè)連0串的時(shí)候，把第四個(gè)“0”變換成為符號(hào)“V”（“V”可以是邏輯“1”——高電平），而在其他情況下，則保持消息代碼的原樣輸出。插39。在進(jìn)程(process)中,通過條件控制開關(guān)(case語句)完成插”V”功能。v39。+v39。+v39。v39。V39。39。39。39。39。39。39。其中還有如何確定是“1”，還是“V”的問題。所謂元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體定義為一個(gè)元件，然后利用特定的語句將此元件與當(dāng)前的設(shè)計(jì)實(shí)體中的指定端口連接，從而為當(dāng)前設(shè)計(jì)實(shí)體引入一個(gè)新的低一級(jí)的設(shè)計(jì)層次。根據(jù)這個(gè)設(shè)計(jì)思想，輸入代碼與插“V”及補(bǔ)“B”后的代碼的關(guān)系如下：代 碼 ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1插V后: 01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11 01 01 補(bǔ)B后：01 00 00 00 11 01 00 00 00 11 01 01 10 00 00 11 01 01 單/雙極性變換的實(shí)現(xiàn)根據(jù)HDB3的編碼規(guī)則，我們可以知道，“V”的極性是正負(fù)交替的，余下的“1”和“B”看成一體且是正負(fù)交替的，同時(shí)滿足“V”的極性與前面的非零碼極性一致。根據(jù)編碼規(guī)則，“B”符號(hào)的極性與前一非零符號(hào)相反，“V”極性符號(hào)與前一非零符號(hào)一致。要得到所需的結(jié)果，僅僅在最后加一個(gè)硬件（如四選一數(shù)字開關(guān)CC4052）就可以將程序中所定義的“00”、“10”、“01”分別轉(zhuǎn)換成0、+1，從而達(dá)到設(shè)計(jì)所需結(jié)果。在編碼前，首先通過編程產(chǎn)生一個(gè)序列發(fā)生器，通過它產(chǎn)生一段序列碼，由于過程中會(huì)產(chǎn)生毛刺，因此在設(shè)計(jì)中加入了一個(gè)D觸發(fā)器以消除毛刺現(xiàn)象，隨后將產(chǎn)生的序列通過編碼器，由于編碼設(shè)計(jì)的結(jié)果是不歸零的，所以本次設(shè)計(jì)在編碼后的基礎(chǔ)上加上了一個(gè)歸零模塊，使得出來的結(jié)果有一個(gè)歸零的效果，圖35為編碼的頂層文件圖：圖35 編碼頂層文件圖 HDB3編碼器的時(shí)序仿真對(duì)編碼頂層文件進(jìn)行時(shí)序仿真，得到仿真圖如圖36所示。從仿真圖中可以看到，序列產(chǎn)生的碼元為100001000011000011000010，編碼后的序列為200021000121200212100120，其中2為10即+1,1為01即1，可以看到仿真的結(jié)果與理論是相同的，就是有一定的延時(shí)，這是因?yàn)榫幋a器中有移位寄存器，所以存在延時(shí)是可能的。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復(fù)原為四連0。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分。當(dāng)連續(xù)出現(xiàn)兩個(gè)“+1”或“1”時(shí)，若無誤碼，則后一個(gè)一定是V脈沖。 HDB3譯碼器的設(shè)計(jì)方法1）V碼檢測(cè)模塊的建模1）+V碼檢測(cè)為了方便，假設(shè)從正整流電路輸出的信號(hào)為+B，從負(fù)整流電路輸出的信號(hào)為B。+V碼檢測(cè)模型框如圖42所示。 +B碼控制輸入端B輸入端 V輸出端 來自正整流電路來自負(fù)整流電路 V碼輸出圖43 V碼檢測(cè)模型框圖 （2）扣V扣B模塊建?？踁扣B模塊有三個(gè)輸入信號(hào)，即時(shí)鐘信號(hào)、V碼信號(hào)和來自正、負(fù)整流輸出的信號(hào)。不管是否有B脈沖，在此模塊中，一并清零，因而無需另設(shè)扣B電路。其設(shè)計(jì)圖如圖45所示：圖45 譯碼頂層模塊圖 HDB3譯碼器的時(shí)序仿真對(duì)譯碼頂層文件進(jìn)行編譯仿真，其仿真圖如圖46所示：圖46 譯碼仿真圖仿真波形分析： 圖中dataout3為原始碼元100001000011000011000010，經(jīng)編碼后得到dataout1和dataout0，即為譯碼的兩個(gè)輸入，dataout1為高位，dataout0為低位，dataout5即為譯碼的輸出，由圖中可以看到，譯碼的輸出為100001000011000011000010，與理論結(jié)果相同，但存在一定的延時(shí)。 HDB3編/譯碼器的硬件電路結(jié)構(gòu)以及硬件調(diào)試整體仿真完后，可以對(duì)頂層文件進(jìn)行分配管腳，當(dāng)然首先要選擇好芯片，本次設(shè)計(jì)采用的芯片是ACEX1KEP1K10TC1003，分配管腳要注意只能用其中標(biāo)注的I/O口，管腳分配好后，用串口線將