【正文】 性變換功能的流程圖。為了使程序更清晰，用了幾個元件例化語句（pomemt instantiation），來說明信號的流向。Codeoutv=39。Codeoutv=39。Codeoutb=codeoutvCodeoutb=codeoutvCodeoutb=codeoutvCodeoutb=39。39。39。39。在其他條件下，讓原代碼照常輸出。也可以人為地加入一個標識符（其最終目的也是選擇輸出“1”的極性）。這樣做需要大量的寄存器，同時電路結構也變的復雜。第2章 HDB3碼 編/譯碼原理 HDB3碼編碼原理HDB3碼的編碼規(guī)則：（1） 將消息代碼變換成AMI碼；（2） 檢查AMI碼中的連0情況，當無4個以上的連0傳時，則保持AMI的形式不變；若出現(xiàn)4個或4個以上連0時，則將1后的第4個0變?yōu)榕c前一非0符號（+1或1）同極性的符號，用V表示（+1記為+V，1記為V（3）檢查相鄰V符號間的非0符號的個數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當前的V符號的前一非0符號后的第1個0變?yōu)?B或B符號，且B的極性與前一非0符號的極性相反，并使后面的非0符號從V符號開始再交替變化。HDB3碼 這種碼型在數(shù)字通信中用得很多，HDB3碼是AMI碼的改進型，稱為三階高密度雙極性碼。作為傳輸用的基帶信號歸納起來有如下要求：1 希望將原始信息符號編制成適合與傳輸用的碼型；2 對所選碼型的電波形，希望它適宜在信道中傳輸。以上要求導致了HDB3碼的出現(xiàn)并獲廣泛應用。前言現(xiàn)代通信借助于電和光來傳輸信息，數(shù)字終端產(chǎn)生的數(shù)字信息是以“1”和“0”2種代碼（狀態(tài)）位代表的隨機序列，他可以用不同形式的電信號表示，從而構造不同形式的數(shù)字信號。HDB3碼因具有無直流成分，低頻成分少和連0個數(shù)最多不超過三個等明顯的優(yōu)點，對定時信號的恢復十分有利， CCITT已建議把HDB3碼作為PCM終端設備一次群到三次群的接口碼型?？蛇M行基帶傳輸?shù)拇a型較多。它克服了AMI碼的長連0傳現(xiàn)象。舉例如下：代碼 ： 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3碼： +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V、B ： V +B +VHDB3碼的特點如下：（1） 基帶信號無直流成分，且只有很小的低頻成分；（2） 連0串符號最多只有3個，利于定時信息的提??；（3） 不受信源統(tǒng)計特性的影響。若把信號處理的順序變換一下：首先完成插“V”工作，接著執(zhí)行補“B”功能?？刂埔粋€選擇開關，使輸出“1”的極性能按照編碼規(guī)則進行變化。插39。v39。+v39。V39。39。39。39。所謂元件例化就是引入一種連接關系，將預先設計好的設計實體定義為一個元件，然后利用特定的語句將此元件與當前的設計實體中的指定端口連接，從而為當前設計實體引入一個新的低一級的設計層次。根據(jù)編碼規(guī)則，“B”符號的極性與前一非零符號相反，“V”極性符號與前一非零符號一致。在編碼前，首先通過編程產(chǎn)生一個序列發(fā)生器，通過它產(chǎn)生一段序列碼，由于過程中會產(chǎn)生毛刺，因此在設計中加入了一個D觸發(fā)器以消除毛刺現(xiàn)象，隨后將產(chǎn)生的序列通過編碼器，由于編碼設計的結果是不歸零的，所以本次設計在編碼后的基礎上加上了一個歸零模塊，使得出來的結果有一個歸零的效果，圖35為編碼的頂層文件圖：圖35 編碼頂層文件圖 HDB3編碼器的時序仿真對編碼頂層文件進行時序仿真，得到仿真圖如圖36所示。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復原為四連0。當連續(xù)出現(xiàn)兩個“+1”或“1”時，若無誤碼，則后一個一定是V脈沖。+V碼檢測模型框如圖42所示。不管是否有B脈沖，在此模塊中，一并清零，因而無需另設扣B電路。 HDB3編/譯碼器的硬件電路結構以及硬件調試整體仿真完后，可以對頂層文件進行分配管腳，當然首先要選擇好芯片，本次設計采用的芯片是ACEX1KEP1K10TC1003，分配管腳要注意只能用其中標注的I/O口，管腳分配好后，用串口線將電腦與FPGA實驗箱連接起來，開電源，點擊TOOLS\Programmer進入下載頁面，如果是第一次使用的話，點擊Hardware setup，然后在Hardware setting選項中點擊Addhardware，hardware type選擇‘byteblastermv orbyteblasterII’，‘port’選擇‘LPT1’，點擊OK完成硬件設置。從結果可以看出，波形中存在許多毛刺，這也是本次設計中的不足之處，但總體來說，結果還是比較滿意的！ 單/雙極性變換硬件電路在編碼器的設計中，編碼的輸出是兩個單極性的輸出，如果下載到FPGA 實驗箱上，最后的編碼輸出沒有辦法表示，同理譯碼器的設計也是一樣，因此本次設計采用了一個極性變換電路來解決這個問題。（2） 雖然實現(xiàn)的設計要求的基本功能，但是所用方法較復雜，事實上還可能找到其他的建模方法。[2] 段吉海、黃智偉等. 基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設計[M]. 北京：電子工業(yè)出版社，2004。[10],高等教育出版社。end entity 。 then if en=39。process(count11) begin case count11 is when 0=dout=39。 when 4=dout=39。 when 8=dout=39。 when 12=dout=39。 when 16=dout=39。 when 20=dout=39。 when others=dout=39。ENTITY D ISPORT(D,CLK: IN std_logic。END PROCESS。end xhdb3。signal s0:std_logic_vector(4 downto 0):=00000。ponent dffport(d :in std_logic。thenif clr=39。flag0=1。elsecodeoutv=111。flag1=0。when others=codeoutv=000。s2(0)=codeoutv(2)。ds13:dff port map(s1(2),clk,s1(3))。s1(4)=s1(3)。s1(4)=39。end if。039。s0(4)=s0(3)。output:process(clkout)beginIF clkout39。end process output。end GuiLing。 thencode_temp=10。 thenif start=39。end if。 低位 clock :in std_logic。039。reg1=00000。 reg1(1)。 reg1(1)。 process(clock) begin if rising_edge(clock) then if reg0(0)=39。 end if。 end process。 or reg1(0)=39。 reg0(4 downto 1)。139。039。reg1=00000。end yima。end behave。 then qq=0。end if。signal qq:integer range 3 downto 0。歸零模塊library ieee。139。codeoutb=s2(4)amp。139。when 011=if flag3=0 thens2(4)=s2(3)。s0(4)=39。when 010=flag3=0。bclk:clkb=not clk。ds11:dff port map(s1(0),clk,s1(1))。end case。end if。end if。flag0=0。thencodeoutv=000。q :out std_logic)。signal s1:std_logic_vector(4 downto 0):=00000。signal flag0:integer range 1 downto 0:=0。編碼器library ieee。END D。 end case。 when 21=dout=39。 when 17=dout=39。 when 13=dout=39。 when 9=dout=39。 when 5=dout=39。 when 1=dout=39。 then