【文章內容簡介】 1,1為01即1，可以看到仿真的結果與理論是相同的，就是有一定的延時，這是因為編碼器中有移位寄存器，所以存在延時是可能的。對照GL1和dataout1或者GL2與dataout0，可以發(fā)現(xiàn)原先碼元中的‘1’變成了‘10’，從而達到了歸零的效果。總體來說，編碼效果與理論還是符合的。圖36 編碼仿真圖第四章 HDB3譯碼器的設計 HDB3譯碼器的設計思路根據(jù)編碼規(guī)則，破壞點V脈沖與前一個脈沖同極性。因此可從所接受的信碼中找到V碼，然后根據(jù)加取代節(jié)的原則，V碼與前面的三位碼必然是取代碼，需要全部復原為四連0。只要找到V碼，不管V碼前是兩個“0”碼，一律把取代節(jié)清零，完成了扣V扣B功能，進而得到原二元信碼序列?？蓪崿F(xiàn)HDB3譯碼的模型框圖如圖41所示，HDB3譯碼器包括雙/單極性變換、V碼檢測、時鐘提扣V扣B四部分組成。時鐘提取扣V扣B相加器V碼檢+V碼檢正整流負整流輸入HDB3碼相加器 雙/單極性變換輸出 V碼檢測圖41 HDB3譯碼的模型框圖上圖中雙/單極性變換電路有兩個正負整流電路組成。正整流電路提取正電平碼部分；負整流電路提取負電平部分。V碼檢測電路包括+V碼檢測和V碼檢測兩部分。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。當無V脈沖時，傳號脈沖“+1”和“1”交替出現(xiàn)。當連續(xù)出現(xiàn)兩個“+1”或“1”時，若無誤碼，則后一個一定是V脈沖。時鐘提取電路用于提取同步時鐘?？踁扣B電路在V脈沖和同步時鐘的控制下，完成扣V扣B的功能。由于雙/單極性變換電路涉及到雙極性信號，無法在FPGA中實現(xiàn)，需加外圍硬件電路。 HDB3譯碼器的設計方法1）V碼檢測模塊的建模1）+V碼檢測為了方便，假設從正整流電路輸出的信號為+B，從負整流電路輸出的信號為B。+V碼檢測模塊B的控制下，對輸入的+B進行檢測。其原理是：當+B的上升沿到來時，對輸入的+B脈沖進行計數(shù)，當計數(shù)值等于2時，輸出一個脈沖作為+V脈沖，同時計數(shù)器清零，而且計數(shù)期間，一旦有B信號為“1”電平時，立即對計數(shù)器清零，計數(shù)器重新從零開始計數(shù)。這是因為在兩個+B脈沖之間，存在B脈沖，說明第二個+B脈沖不是+V碼，而只有在連續(xù)兩個+B脈沖之間無B脈沖，才能說明這兩個+B脈沖在HDB3碼中，是真正同極性的于是就可以判定第二個+B脈沖實際上是+V碼，達到檢測+V碼的目的。+V碼檢測模型框如圖42所示。 B碼控制輸入端+B輸入端 +V輸出端 來自負整流電路來自正整流電路 +V碼輸出 圖42 +V碼檢測模型框圖2）V碼的檢測V碼檢測原理與+V碼檢測的類似。不同的是，V碼檢測電路在+B控制下，對來自B信號進行計數(shù)和檢測、判定，若檢測到V碼，則輸出到V碼信號。V碼檢測模型框如圖43所示。 +B碼控制輸入端B輸入端 V輸出端 來自正整流電路來自負整流電路 V碼輸出圖43 V碼檢測模型框圖 （2）扣V扣B模塊建?？踁扣B模塊有三個輸入信號，即時鐘信號、V碼信號和來自正、負整流輸出的信號。由于該信號可能包含有B脈沖和V脈沖，因此需要在扣V扣B模塊中，去除V和B脈沖。本模塊的建模方法是，用V碼檢測模塊所檢測出的V碼信號，去控制一個移位寄存器，若未碰到V脈沖，則整流輸出合成信號在時鐘的節(jié)拍下，順利通過移位寄存器，當碰到有V脈沖時，該V脈沖將使移位寄存器清零?？紤]到四連0，即V脈沖及其前面的三個碼元應為0碼，所以，可設置四位的移位寄存器，當V碼清零時，同時將移存器中的四位碼全變?yōu)?。不管是否有B脈沖，在此模塊中，一并清零，因而無需另設扣B電路。另外移位四位寄存器起到延時四位時鐘周期的作用，以使所檢測出的V脈沖與信號流中的V脈沖位置對齊，保證清零的準確性。扣V扣B模塊框圖如圖44。 四位移位寄存器 HDB3碼全波整流信號 HDB3譯碼輸出V碼清零 CLK 圖44 扣V扣B模塊框圖 HDB3譯碼器的頂層設計同編碼器一樣，將譯碼器也建成元器件模塊，在頂層文件中調用，由于是仿真，則不需要進行極性轉換，將編碼器的兩個單極性輸出作為譯碼器的輸入。其設計圖如圖45所示：圖45 譯碼頂層模塊圖 HDB3譯碼器的時序仿真對譯碼頂層文件進行編譯仿真，其仿真圖如圖46所示：圖46 譯碼仿真圖仿真波形分析： 圖中dataout3為原始碼元100001000011000011000010，經編碼后得到dataout1和dataout0，即為譯碼的兩個輸入，dataout1為高位，dataout0為低位，dataout5即為譯碼的輸出，由圖中可以看到，譯碼的輸出為100001000011000011000010，與理論結果相同，但存在一定的延時?？傮w來說還是達到了譯碼的效果的（譯碼程序見附錄）。第5章 HDB3編/譯碼器的系統(tǒng)設計與硬件實現(xiàn) HDB3編/譯碼器的系統(tǒng)設計首先，這個系統(tǒng)包含編碼器和譯碼器兩大部分，其中編碼和譯碼又由多個小模塊構成。本次設計采用的是頂層文件的方法，先將編碼和譯碼建成元器件，然后在頂層文件中進行調用，在仿真中編碼的輸出時兩個單極性的輸出，把它作為譯碼的兩個單極性輸入，這樣就把編碼和譯碼相互關聯(lián)起來了，從而可以進行仿真觀察結果。 HDB3編/譯碼器的硬件電路結構以及硬件調試整體仿真完后，可以對頂層文件進行分配管腳，當然首先要選擇好芯片，本次設計采用的芯片是ACEX1KEP1K10TC1003，分配管腳要注意只能用其中標注的I/O口，管腳分配好后，用串口線將電腦與FPGA實驗箱連接起來，開電源，點擊TOOLS\Programmer進入下載頁面，如果是第一次使用的話，點擊Hardware setup，然后在Hardware setting選項中點擊Addhardware，hardware type選擇‘byteblastermv orbyteblasterII’，‘port’選擇‘LPT1’，點擊OK完成硬件設置。設置好硬件后，就可以下載調試了。編譯完成之后待下載的文件會自動添加進來。選中‘programmer/config’，然后點擊start，開始下載。下載成功后，根據(jù)分配的管腳用線引出，即可用示波器觀察波形。值得注意的是，時鐘信號的管腳是固定的，分別為39和90號管腳，分配時應注意。根據(jù)分配的管腳找到編碼的兩個單極性輸出，接到外圍電路cc4052芯片上，進行一個單極性到雙極性的變換，注意高低位。然后用示波器觀察輸出波形。從結果可以看出，波形中存在許多毛刺，這也是本次設計中的不足之處，但總體來說，結果還是比較滿意的！ 單/雙極性變換硬件電路在編碼器的設計中，編碼的輸出是兩個單極性的輸出，如果下載到FPGA 實驗箱上，最后的編碼輸出沒有辦法表示，同理譯碼器的設計也是一樣，因此本次設計采用了一個極性變換電路來解決這個問題。這個電路比較簡單，只是用到了CD4052芯片。CC4052 是一個差分4 通道數(shù)字控制模擬開關，有A0、A1 兩個二進制控制輸入端和INH 輸入，具有低導通阻抗和很低的截止漏電流?！?0V 的數(shù)字信號可控制峰－峰值至20V 的模擬信號。其芯片結構及管腳接法如圖51所示： VCCoutputCodeout1Codeout0 GND圖51 芯片結構及其接法 電路弄好以后就是焊接了，焊接過程要仔細，布局合理，其焊接電路圖如圖52所示：圖52 極性變換電路實物圖第六章 結論通過一步步有條不紊的分析和思考，更重要的是在設計中，根據(jù)實際情況，對設計初期的思想做不斷完善和改進，因為在設計之前的思路，只能說是一個大體的方向，很多時候，實際的操作和設計要細致和復雜的多，或者原來的想法根本就行不通，得從實際設計的角度一步步來完成了這樣一個系統(tǒng)設計。總結一下實際操作的設計過程，可得到如下設計流程圖：學習VHDL語言設計分析HDB3碼編/解碼器功能確定設計方案 仿真不通過應用VHDL進行編程對系統(tǒng)仿真測試、選擇合適芯片并定義管腳調試達到要求、完成設計系統(tǒng)功能的硬件測試 圖61 總體設計流程圖本次設計的HDB3碼編/解碼器雖然達到了預期的目的，但是，由于很多方面的影響，和設計時間的要求，在設計很多方面還是存在著不足之處,主要就是以下幾個方面：（1） 由于采用雙相碼表示“V”、“B”及0，程序下載到FPGA或CPLD中，其輸出結果并不是“+1”、“1”、“0”的多電平變化波形，而是單極性雙電平信號。必須采用一個四選一的數(shù)據(jù)選擇器（CC4052），二維數(shù)組作為CC4052選擇地址