【正文】 end if。139。 else reg0=data0 amp。 elsif data0=39。 elsif data0=39。 and reg0(4 downto 1)=0001 and reg1(4 downto 1)=0000 then reg0=00001。 data_out :out std_logic)。end process bing_chuan。039。elsecode_temp=00。architecture behave of GuiLing issignal code_temp: std_logic_vector(1 downto 0)。end behave。event and clkout=39。end case。s0(4)=39。flag2=1。039。s0(4)=s0(3)。ds03:dff port map(s0(2),clk,s0(3))。ds21:dff port map(s2(0),clk,s2(1))。t0=t0。flag0=0。flag1=1。elsecodeoutv=010。139。clk:in std_logic。signal codeoutb:std_logic_vector(2 downto 0)。architecture behave of xhdb3 issignal t0:integer:=0。END behave。Q: OUT std_logic)。039。039。139。039。039。039。139。139。architecture behave of xulie is signal count11:integer range 0 to 23。[11],北京希望出版社。[3] ，2005。（3） 硬件實(shí)現(xiàn)的可能性不高。這個(gè)電路比較簡(jiǎn)單，只是用到了CD4052芯片。設(shè)置好硬件后，就可以下載調(diào)試了。另外移位四位寄存器起到延時(shí)四位時(shí)鐘周期的作用，以使所檢測(cè)出的V脈沖與信號(hào)流中的V脈沖位置對(duì)齊，保證清零的準(zhǔn)確性。 B碼控制輸入端+B輸入端 +V輸出端 來(lái)自負(fù)整流電路來(lái)自正整流電路 +V碼輸出 圖42 +V碼檢測(cè)模型框圖2）V碼的檢測(cè)V碼檢測(cè)原理與+V碼檢測(cè)的類(lèi)似。時(shí)鐘提取電路用于提取同步時(shí)鐘。只要找到V碼，不管V碼前是兩個(gè)“0”碼，一律把取代節(jié)清零，完成了扣V扣B功能，進(jìn)而得到原二元信碼序列。圖中clk1為編碼器時(shí)鐘，clk2為歸零模塊時(shí)鐘，其中T1=2*T2,從而達(dá)到歸零效果。因此將“V”單獨(dú)拿出來(lái)進(jìn)行極性變換（由前面已知“V”已經(jīng)由“11”標(biāo)識(shí)，所以很好與其他的代碼區(qū)別），余下的“1”和“B”看成一體進(jìn)行正負(fù)交替，這樣就完成了HDB3的編碼。在這里，當(dāng)前設(shè)計(jì)實(shí)體相當(dāng)于一個(gè)較大的電路系統(tǒng)，所定義的例化元件相當(dāng)于一個(gè)要插在這個(gè)電路系統(tǒng)板上的芯片，而當(dāng)前設(shè)計(jì)實(shí)體中指定的端口則相當(dāng)于這塊電路板上準(zhǔn)備接收此芯片的一個(gè)插座。v39。+v39。B39。39。39。39。V39。 HDB3編碼器的設(shè)計(jì)方法本設(shè)計(jì)的思想如前面HDB3編碼原理介紹的那樣首先把消息代碼變換成為AMI碼，然后進(jìn)行V符號(hào)和B符號(hào)的變換，最后完成單極性信號(hào)變成雙極性信號(hào)的變換。最后實(shí)現(xiàn)單極性變雙極性的信號(hào)輸出。 HDB3碼譯碼原理HDB3碼的譯碼是編碼的逆過(guò)程，其譯碼相對(duì)于編碼較簡(jiǎn)單。 NRZ，AMI，HDB3碼之間的對(duì)應(yīng)關(guān)系假設(shè)信息碼為0000 0110 0001 0000，對(duì)應(yīng)的NRZ碼、AMI碼，HDB3碼如圖11所示。AMI碼AMI碼稱(chēng)為傳號(hào)交替反轉(zhuǎn)碼。本設(shè)計(jì)就是用VHDL語(yǔ)言實(shí)現(xiàn)HDB3碼的編/解碼器功能。在一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶信號(hào)，稱(chēng)為信源編碼，經(jīng)過(guò)調(diào)制后進(jìn)行傳輸，在接收端先進(jìn)行解調(diào)恢復(fù)為基帶信號(hào)，再進(jìn)行解碼轉(zhuǎn)換為消息。當(dāng)然，對(duì)傳輸碼型的選擇還需要編碼和解碼設(shè)備盡量簡(jiǎn)單等要求，但以上的幾點(diǎn)是最主要的考慮因素。不同碼型有不同的特點(diǎn)和不同的用途。（3） 由于它可能出現(xiàn)長(zhǎng)的連0串，因而不利于接受端的定時(shí)信號(hào)的提取。由于整流后的AMI，HDB3碼中含有離散譜fS，故可用一選頻網(wǎng)絡(luò)得到頻率為fS的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號(hào)。不過(guò)，信號(hào)處理的順序不能像編碼規(guī)則那樣：首先把代碼串變換成為AMI碼，完成插“V”、補(bǔ)“B”工作之后，其后的“+1”和“1”的極性還要依據(jù)編碼規(guī)則的規(guī)定變換。例如，代碼： 1 1 0 0 1 0雙相碼 10 10 01 01 10 01 這樣就可以識(shí)別電路中的“1”、“V”、“B”。插“V”符號(hào)的設(shè)計(jì)思想很簡(jiǎn)單：首先判斷輸入的代碼是什么（用一個(gè)條件語(yǔ)句判斷），如果輸入的是“0”碼，則接著判斷這是第幾個(gè)“0”碼，則把這一位碼元變換成為“V”碼。(詳細(xì)程序見(jiàn)附錄)假設(shè)輸入一串代碼,根據(jù)設(shè)計(jì)思想,輸入代碼與插入”V”符號(hào)之后的關(guān)系如下:代碼 : 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0插V后:01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11Flag0=0Cnt0=0Cnt0=t0+1Codeoutv=0Cnt0=4 startFlag0=0,t0=1,firstv=0Codein=0Flag0=0 endFirstv=1Cnt0=0Codeoutv=39。Flag1=1Codeoutv=1Flag0=0Codeoutv=39。Flag1=0Flag1=0Firstv=0 N Y Y N Y N Y N N Y Y注： Cnt0為計(jì)數(shù)器0的個(gè)數(shù)； Flag0表示非零碼的極性； Flag1表示V的極性； Firstv表示第一個(gè)V碼； Codein為輸入碼型； Codeoutv為輸出V的碼型；圖32 插39。39。39。39。因此，在程序的結(jié)構(gòu)中進(jìn)行元件聲明（ponent declaration）,調(diào)用庫(kù)里的D觸發(fā)器來(lái)實(shí)現(xiàn)延遲作用。從前面的程序知道，“V”、“B”、“1”已經(jīng)分別用雙相碼“11”、“10”、“01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)，所以通過(guò)以下的程序可以很容易實(shí)現(xiàn)。 利用一個(gè)四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“1”、“0”變化波形?？傮w來(lái)說(shuō)，編碼效果與理論還是符合的。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。其原理是：當(dāng)+B的上升沿到來(lái)時(shí)，對(duì)輸入的+B脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)值等于2時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零，而且計(jì)數(shù)期間，一旦有B信號(hào)為“1”電平時(shí)，立即對(duì)計(jì)數(shù)器清零，計(jì)數(shù)器重新從零開(kāi)始計(jì)數(shù)。本模塊的建模方法是，用V碼檢測(cè)模塊所檢測(cè)出的V碼信號(hào)，去控制一個(gè)移位寄存器，若未碰到V脈沖，則整流輸出合成信號(hào)在時(shí)鐘的節(jié)拍下，順利通過(guò)移位寄存器，當(dāng)碰到有V脈沖時(shí)，該V脈沖將使移位寄存器清零。第5章 HDB3編/譯碼器的系統(tǒng)設(shè)計(jì)與硬件實(shí)現(xiàn) HDB3編/譯碼器的系統(tǒng)設(shè)計(jì)首先，這個(gè)系統(tǒng)包含編碼器和譯碼器兩大部分，其中編碼和譯碼又由多個(gè)小模塊構(gòu)成。根據(jù)分配的管腳找到編碼的兩個(gè)單極性輸出，接到外圍電路cc4052芯片上，進(jìn)行一個(gè)單極性到雙極性的變換，注意高低位。必須采用一個(gè)四選一的數(shù)據(jù)選擇器（CC4052），二維數(shù)組作為CC4052選擇地址，在輸出端可以得到“+1”、“1”、“0”變化波形。就像我，對(duì)于VHDL語(yǔ)言，開(kāi)始也沒(méi)有什么太大的感覺(jué)，看書(shū)的時(shí)候，很清楚明白它的設(shè)計(jì)結(jié)構(gòu)和流程是什么樣的，但是一旦拋開(kāi)書(shū)本，開(kāi)始自己編程序的時(shí)候，不是這里忘了定義，就是那里忘了結(jié)構(gòu)方式；但是，到了現(xiàn)在，在這段時(shí)間的不斷實(shí)踐編程中，程序設(shè)計(jì)的流程和一些要注意的地方，我都記得很清楚，能很容易的編寫(xiě)一段簡(jiǎn)單的程序了，也不用看書(shū)本幫忙了，這些都是光靠看書(shū)本得不到的經(jīng)驗(yàn)，是我最大的收獲。[8] . 電子工業(yè)出版社。entity xulie is port(clk,en,reset:in std_logic。event and clk=39。 end if。 when 3=dout=39。 when 7=dout=39。 when 11=dout=39。 when 15=dout=39。 when 19=dout=39。 when 23=dout=39。use 。)THENQ=D。clr: in std_logic。si