大學(xué)畢業(yè)設(shè)計(jì)-基于vhdl的卷積碼編碼器的設(shè)計(jì)-免費(fèi)閱讀
【正文】 這些都將成為 寶貴的財(cái)富讓我享用終身。但是由于畢業(yè)設(shè)計(jì)時(shí)間較短，所以該設(shè)計(jì)還有許多不盡如人意的地方，而且此次編寫的程序只是針對(duì)實(shí)例編寫的，還不能推廣到其它題目中。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 13 頁(yè) 共 15 頁(yè) 13 卷積編碼器 VHDL 仿真波形 下圖 所示。 END xort4。 g1:FOR i IN 0 TO 5 GENERATE dffx:dff PORT MAP(z(i),clk,z(i+1)。 ENTITY shift6 IS PORT(a,clk:IN STD_LOGIC。 END COMPONENT 。 END COMPONENT 。 clk,clr:IN STD_LOGIC。因此，他在IP 核的應(yīng)用等方面擔(dān)任著不可或缺的角色。類似 (n,k)線性分組碼，卷積碼也用生成矩陣和監(jiān)督矩陣來(lái)描述。編碼器在每一個(gè) 時(shí)鐘 沿打入一個(gè)輸入信息 x（ n），因此圖示寄存器組合內(nèi)容就變?yōu)椋?x（ n）， x（ n1））即狀態(tài)發(fā)生了轉(zhuǎn)移，并同時(shí)輸出 G0（ n）、 G1（ n）。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1955 年埃里斯 (Elias)最早提出的卷積碼使信道編碼既簡(jiǎn)單又具有高性能。 科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。 并對(duì)未來(lái)無(wú)線通信技術(shù)的發(fā)展趨勢(shì)做了預(yù)測(cè)與分析。 （ 3）學(xué)按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。 1 長(zhǎng)沙理工大學(xué) 《計(jì)算機(jī)組成原理》課程設(shè)計(jì)報(bào)告 孫林 學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 網(wǎng)絡(luò)工程 0802 學(xué) 號(hào) 202058080211 學(xué)生姓名 孫 林 指導(dǎo)教師 張桂平 課程成績(jī) 完成日期 2020 年 12 月 31 日 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 2 頁(yè) 共 15 頁(yè) 2 課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 網(wǎng)絡(luò)工程 專業(yè) 課程 名稱 計(jì)算機(jī)組成原理課程設(shè)計(jì) 時(shí)間 2020～ 2020 學(xué)年第一學(xué)期 17～ 18 周 學(xué)生姓名 孫林 指導(dǎo)老師 張桂平 題 目 基于 VHDL 的卷積碼編碼器的實(shí)現(xiàn) 主要內(nèi)容： （ 1） 本設(shè)計(jì)首先介紹了卷積碼研究的背景和意義并展現(xiàn)了國(guó)內(nèi)的現(xiàn)狀；其次介紹了 VHDL 語(yǔ)言的發(fā)展和特點(diǎn)及其仿真環(huán)境，然后對(duì)卷積碼編碼的基本概念和基本原理以及卷積碼編碼器進(jìn)行了詳細(xì)的介紹。 （ 4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過(guò)程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。 關(guān)鍵詞： VHDL、 卷 積碼 、程序設(shè)計(jì)、仿真 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 5 頁(yè) 共 15 頁(yè) 5 目 錄 1 引 言 ................................................................................... 6 論文選題背景 .................................錯(cuò)誤 !未定義書簽。在政治、軍事、經(jīng)濟(jì)等各個(gè)領(lǐng)域，信息的重要性不言而喻，有關(guān)信息理論的研究正越來(lái)越受到重視。 1967 年維特比(Viterbi)提出了最大似然譯碼，它對(duì)存儲(chǔ)器級(jí)數(shù)較小的卷積碼的譯碼很容易實(shí)現(xiàn)，人們后來(lái)稱它為維特比算法或維特比譯碼，并被廣泛地應(yīng)用于現(xiàn)代科技中。 VHDL 語(yǔ)言的特點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng) 的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。由此我們可以將圖所示編碼過(guò)程用 右 圖所示的狀態(tài)圖表示。 卷積碼編碼器在一段時(shí)間內(nèi)輸出的 n位碼，不僅與本段時(shí)間內(nèi)的 k 位信息位有關(guān)，而且還與前面 m 段規(guī)定時(shí)間內(nèi)的信息位有關(guān)，這里的 m＝ N1 通常用（ n， k， m）表示卷積碼（注意：有些文獻(xiàn)中也用（ n，
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