【正文】 reg0 :std_logic_vector(4 downto 0)。elsif qq=0 then qq=1。beginGL:process(clk2)beginif clk239。 thenif codeoutb=000thencodeout=00。flag3=0。139。add_b:process(clkb)beginif clkb39。end if。firstv=1。t0=0。signal clkb:std_logic。use 。 end process。139。039。039。139。[5] 韋崗、季飛、傅娟. 通信系統(tǒng)建模與仿真[M]. 北京：電子工業(yè)出版社，2007年。～20V 的數(shù)字信號(hào)可控制峰－峰值至20V 的模擬信號(hào)。 四位移位寄存器 HDB3碼全波整流信號(hào) HDB3譯碼輸出V碼清零 CLK 圖44 扣V扣B模塊框圖 HDB3譯碼器的頂層設(shè)計(jì)同編碼器一樣，將譯碼器也建成元器件模塊，在頂層文件中調(diào)用，由于是仿真，則不需要進(jìn)行極性轉(zhuǎn)換，將編碼器的兩個(gè)單極性輸出作為譯碼器的輸入。由于雙/單極性變換電路涉及到雙極性信號(hào)，無法在FPGA中實(shí)現(xiàn)，需加外圍硬件電路。Dataout3為序列產(chǎn)生的原始碼元，GL1對(duì)應(yīng)于歸零后的dataout1，GL2對(duì)應(yīng)于歸零后的dataout0。要進(jìn)行補(bǔ)“B”判決，首先要知道哪一個(gè)是“V”，從前面的程序中我們了解到，“V”已經(jīng)用“11”代替，“1”用“01”代替，從這里就表現(xiàn)出采用雙相碼的優(yōu)點(diǎn)，它輕易地解決了“V”和“1”的差別。Codeoutv=39。補(bǔ)B模塊流程圖如圖33所示： start endFlag2=0Codeoutb=39。39。各部分之間采用同步時(shí)鐘作用，并且?guī)в幸粋€(gè)異步的復(fù)位（清零）端口。 舉例如下：HDB3碼 +1 0 1 0 +1 1 0 0 0 1 0 +1 1 +1 0 0 +1 1V符號(hào) V +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 第3章 HDB3碼編碼器設(shè)計(jì) HDB3編碼器的設(shè)計(jì)思路從編碼規(guī)則來分析，這個(gè)設(shè)計(jì)的難點(diǎn)之一是如何判決是否應(yīng)該補(bǔ)“B”，因?yàn)檫@涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。 舉例如下。考慮到當(dāng)數(shù)字信號(hào)進(jìn)行長(zhǎng)距離傳輸時(shí)要求線路傳輸碼型的頻譜不含直流分量，并且只有很少的低頻分量和高頻分量。為使基帶信號(hào)能適合在基帶信道中傳輸，通常要經(jīng)過基帶信號(hào)變化，這種變化過程事實(shí)上就是編碼過程。在做譯碼時(shí)必須提供位同步信號(hào)。因?yàn)椤癡”和“B”符號(hào)是人為標(biāo)識(shí)的符號(hào)，但在電路中最終的表現(xiàn)形式還是邏輯電平“1”。在進(jìn)程(process)中,通過條件控制開關(guān)(case語(yǔ)句)完成插”V”功能。v39。39。其中還有如何確定是“1”，還是“V”的問題。要得到所需的結(jié)果，僅僅在最后加一個(gè)硬件（如四選一數(shù)字開關(guān)CC4052）就可以將程序中所定義的“00”、“10”、“01”分別轉(zhuǎn)換成0、+1，從而達(dá)到設(shè)計(jì)所需結(jié)果。正整流電路提取正電平碼部分；負(fù)整流電路提取負(fù)電平部分。 +B碼控制輸入端B輸入端 V輸出端 來自正整流電路來自負(fù)整流電路 V碼輸出圖43 V碼檢測(cè)模型框圖 （2）扣V扣B模塊建模扣V扣B模塊有三個(gè)輸入信號(hào)，即時(shí)鐘信號(hào)、V碼信號(hào)和來自正、負(fù)整流輸出的信號(hào)。下載成功后，根據(jù)分配的管腳用線引出，即可用示波器觀察波形。 通過這次畢業(yè)設(shè)計(jì)，讓我學(xué)到了很多知識(shí)，也獲得很多體會(huì)，這是自己將平日學(xué)的理論知識(shí)應(yīng)用到實(shí)際操作中的一次很好的實(shí)踐。use 。 end if。 when 6=dout=39。 when 14=dout=39。 when 22=dout=39。EVENT ANDCLK=39。signal flag2:integer range 1 downto 0:=1。beginvclk:clkv=clk after 10 ns。when 39。t0=0。ds22:dff port map(s2(1),clk,s2(2))。s1(4)=s1(3)。s0(4)=s0(3)。s0(4)。entity GuiLing ISport(codeout1:in std_logic。end process GL。use 。039。039。 then data_out=39。 else data_out=39。 reg0(1)。139。entity yima is port(data1 :in std_logic。event and clk2=39。start:in std_logic。end process add_b。039。when 111=if flag3=0 thens2(4)=39。ds02:dff port map(s0(1),clk,s0(2))。codeoutv=000。=if t0=3 thenif firstv=0 thenif flag0=0 thencodeoutv=011。event and clk=39。signal firstv:integer range 1 downto 0:=0。)THENQ=D。 when 23=dout=39。 when 15=dout=39。 when 7=dout=39。 end if。entity xulie is port(clk,en,reset:in std_logic。就像我，對(duì)于VHDL語(yǔ)言，開始也沒有什么太大的感覺，看書的時(shí)候，很清楚明白它的設(shè)計(jì)結(jié)構(gòu)和流程是什么樣的，但是一旦拋開書本，開始自己編程序的時(shí)候，不是這里忘了定義，就是那里忘了結(jié)構(gòu)方式；但是，到了現(xiàn)在，在這段時(shí)間的不斷實(shí)踐編程中，程序設(shè)計(jì)的流程和一些要注意的地方，我都記得很清楚，能很容易的編寫一段簡(jiǎn)單的程序了，也不用看書本幫忙了，這些都是光靠看書本得不到的經(jīng)驗(yàn)，是我最大的收獲。根據(jù)分配的管腳找到編碼的兩個(gè)單極性輸出，接到外圍電路cc4052芯片上，進(jìn)行一個(gè)單極性到雙極性的變換，注意高低位。本模塊的建模方法是，用V碼檢測(cè)模塊所檢測(cè)出的V碼信號(hào)，去控制一個(gè)移位寄存器，若未碰到V脈沖，則整流輸出合成信號(hào)在時(shí)鐘的節(jié)拍下，順利通過移位寄存器，當(dāng)碰到有V脈沖時(shí)，該V脈沖將使移位寄存器清零。根據(jù)編碼規(guī)則，V脈沖必然是同極性脈沖。 利用一個(gè)四選一的數(shù)據(jù)選擇器CC4052，二維數(shù)組作為CC4052的選擇地址，在輸出端OUT可以得到符合規(guī)則的“+1”、“1”、“0”變化波形。因此，在程序的結(jié)構(gòu)中進(jìn)行元件聲明（ponent declaration）,調(diào)用庫(kù)里的D觸發(fā)器來實(shí)現(xiàn)延遲作用。39。Flag1=0Flag1=0Firstv=0 N Y Y N Y N Y N N Y Y注： Cnt0為計(jì)數(shù)器0的個(gè)數(shù)； Flag0表示非零碼的極性； Flag1表示V的極性； Firstv表示第一個(gè)V碼； Codein為輸入碼型； Codeoutv為輸出V的碼型；圖32 插39。(詳細(xì)程序見附錄)假設(shè)輸入一串代碼,根據(jù)設(shè)計(jì)思想,輸入代碼與插入”V”符號(hào)之后的關(guān)系如下:代碼 : 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0插V后:01 00 00 00 11 01 00 00 00 11 01 01 00 00 00 11Flag0=0Cnt0=0Cnt0=t0+1Codeoutv=0Cnt0=4 startFlag0=0,t0=1,firstv=0Codein=0Flag0=0 endFirstv=1Cnt0=0Codeoutv=39。例如，代碼： 1 1 0 0 1 0雙相碼 10 10 01 01 10 01 這樣就可以識(shí)別電路中的“1”、“V”、“B”。由于整流后的AMI，HDB3碼中含有離散譜fS，故可用一選頻網(wǎng)絡(luò)得到頻率為fS的正弦波，經(jīng)整形、限幅、放大處理后即可得到位同步信號(hào)。不同碼型有不同的特點(diǎn)和不同的用途。在一般的