【正文】 0 0 0 0 1 第3章 HDB3碼編碼器設(shè)計 HDB3編碼器的設(shè)計思路從編碼規(guī)則來分析，這個設(shè)計的難點之一是如何判決是否應(yīng)該補“B”，因為這涉及到由現(xiàn)在事件的狀態(tài)決定過去事件狀態(tài)的問題。另外，如何準確識別電路中的“1”、“V”和“B”。各部分之間采用同步時鐘作用，并且?guī)в幸粋€異步的復位（清零）端口。如前考慮,插”V”模塊須設(shè)計一個計數(shù)器(count0),用來作為插”V”符號的標志。39。39。補B模塊流程圖如圖33所示： start endFlag2=0Codeoutb=39。 Flag2=1Codeoutb=codeoutvCodeoutb=codeoutvothersCodeoutv=39。Codeoutv=39。Flag3=1Flag3=0Flag3=0Flag3=0 Y N N Y注：Codeoutv為V的極性；Codeoutb為補B的碼型；Flag2為前一V碼的極性；Flag3為標識前一非零碼的極性；圖33 補B模塊流程圖圖中補“B”模塊是這個設(shè)計遇到的第一個難點，因為他涉及到一個由現(xiàn)在事件的狀態(tài)決定過去狀態(tài)的的問題。要進行補“B”判決，首先要知道哪一個是“V”，從前面的程序中我們了解到，“V”已經(jīng)用“11”代替，“1”用“01”代替，從這里就表現(xiàn)出采用雙相碼的優(yōu)點，它輕易地解決了“V”和“1”的差別。因此在這里采用了雙相碼來分別表示“1”、“+1”、“0”。Dataout3為序列產(chǎn)生的原始碼元，GL1對應(yīng)于歸零后的dataout1，GL2對應(yīng)于歸零后的dataout0。時鐘提取扣V扣B相加器V碼檢+V碼檢正整流負整流輸入HDB3碼相加器 雙/單極性變換輸出 V碼檢測圖41 HDB3譯碼的模型框圖上圖中雙/單極性變換電路有兩個正負整流電路組成。由于雙/單極性變換電路涉及到雙極性信號，無法在FPGA中實現(xiàn)，需加外圍硬件電路。V碼檢測模型框如圖43所示。 四位移位寄存器 HDB3碼全波整流信號 HDB3譯碼輸出V碼清零 CLK 圖44 扣V扣B模塊框圖 HDB3譯碼器的頂層設(shè)計同編碼器一樣，將譯碼器也建成元器件模塊，在頂層文件中調(diào)用，由于是仿真，則不需要進行極性轉(zhuǎn)換，將編碼器的兩個單極性輸出作為譯碼器的輸入。選中‘programmer/config’，然后點擊start，開始下載?！?0V 的數(shù)字信號可控制峰－峰值至20V 的模擬信號。 這些方面都需要我繼續(xù)學習下去，在不斷的積累當中去想清楚、弄明白，豐富這些問題，當然，在豐富了自己的知識和經(jīng)驗后，問題應(yīng)會迎刃而解。[5] 韋崗、季飛、傅娟. 通信系統(tǒng)建模與仿真[M]. 北京：電子工業(yè)出版社，2007年。use 。139。 else count11=0。039。139。039。039。139。039。 end process。ARCHITECTURE behave OF D ISBEGINPROCESS(CLK)BEGINIF(CLK39。use 。signal flag1:integer range 1 downto 0:=0。signal clkb:std_logic。end ponent。t0=0。end if。firstv=1。end if。end if。ds01:dff port map(s0(0),clk,s0(1))。add_b:process(clkb)beginif clkb39。s2(4)=s2(3)。139。s1(4)=s1(3)。flag3=0。s1(4)amp。 thenif codeoutb=000thencodeout=00。use 。beginGL:process(clk2)beginif clk239。end if。elsif qq=0 then qq=1。譯碼器library ieee。architecture rtl of yima is signal reg0 :std_logic_vector(4 downto 0)。 elsif data0=39。 and data1=39。 and data1=39。reg1=data1 amp。139。end rtl。039。 end process。reg1=0000 amp。reg1=0000 amp。 and reg0(4 downto 1)=0000 and reg1(4 downto 1)=0001 then reg0=00001。 and data1=39。 高位 data0 :in std_logic。end if。139。139。code_GL: out std_logic)。end if。outclk:clkout=clk after 5 ns。s1(4)=s1(3)。s1(4)=39。s0(4)=s0(3)。139。s2(4)=s2(3)。ds23:dff port map(s2(2),clk,s2(3))。s1(0)=codeoutv(1)。end if。elsecodeoutv=011。flag1=0。if(flag0=0)thencodeoutv=110。139。signal s3:std_logic_vector(2 downto 0)。signal codeoutv:std_logic_vector(2 downto 0)。codeout:out std_logic_vector(1 downto 0))。END IF。use 。039。039。039。139。039。039。 end process。039。 dout:out std_logic)。[9] ＋plusⅡ入門與提高,人民郵電出版社。 雖然說，整個系統(tǒng)還存在很多不足，但是，我也并不感到有太多的遺憾，因為面對自己這段時間的辛勤勞動的成果，心里更多的還是萬分喜悅！不足之處總是有的，這些就是自己今后需要努力的地方，只要不斷的朝著自己的目標的努力，很快就會有解決的那一天！參考文獻[1] 鄧勇、周擇、: 國防工業(yè)出版社，2004。也可以采用3位2進制碼表示，000表示0碼，010表示1，110表示+1，011表示V，111表示+V，001表示B，101表示+B。然后用示波器觀察輸出波形。本次設(shè)計采用的是頂層文件的方法，先將編碼和譯碼建成元器件，然后在頂層文件中進行調(diào)用，在仿真中編碼的輸出時兩個單極性的輸出，把它作為譯碼的兩個單極性輸入，這樣就把編碼和譯碼相互關(guān)聯(lián)起來了，從而可以進行仿真觀察結(jié)果。考慮到四連0，即V脈沖及其前面的三個碼元應(yīng)為0碼，所以，可設(shè)置四位的移位寄存器，當V碼清零時，同時將移存器中的四位碼全變?yōu)?。這是因為在兩個+B脈沖之間，存在B脈沖，說明第二個+B脈沖不是+V碼，而只有在連續(xù)兩個+B脈沖之間無B脈沖，才能說明這兩個+B脈沖在HDB3碼中，是真正同極性的于是就可以判定第二個+B脈沖實際上是+V碼，達到檢測+V碼的目的。當無V脈沖時，傳號脈沖“+1”和“1”交替出現(xiàn)。圖36 編碼仿真圖第四章 HDB3譯碼器的設(shè)計 HDB3譯碼器的設(shè)計思路根據(jù)編碼規(guī)則，破壞點V脈沖與前一個脈沖同極性。單/雙極性變換控制流程圖如圖34所示： Start Codeoutb=”01”＆”10”Codeoutb=”11”Codeoutb=”00”Flag1b=0Flag1b=1Codeout=”00”Flag1b=0Flag1b=1Codeout=”01”Codeout=”10”Codeout=”01”Codeout=”10”Flag1b=flag1bFlag1b=1Flag1b=0 End注：Codeoutb為輸出的碼型；“10”：標識為+1；“01”：標識為1； flag1b：記“+V”或“V”之間的奇偶數(shù) 圖34 單/雙極性變換控制流程圖 HDB3編碼器的頂層設(shè)計為了使整個系統(tǒng)看起來簡潔明了，本次設(shè)計采用頂層文件的方法，將各個模塊建立成元器件，然后在頂層文件中調(diào)用。如下圖為實現(xiàn)極