大學(xué)畢業(yè)設(shè)計(jì)-基于vhdl的卷積碼編碼器的設(shè)計(jì)-文庫(kù)吧在線文庫(kù)
【正文】 .... 13 結(jié)論與前景分析 ......................................................... 13 致謝 ....................................................................................... 14 參考文獻(xiàn) ............................................................................... 15 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 6 頁(yè) 共 15 頁(yè) 6 1 引 言 論文選題背景 現(xiàn)代數(shù)字通信有兩個(gè)基本的理論基礎(chǔ) ,即信息論和糾錯(cuò)編碼理論 ,它們幾乎是同時(shí)在第二次世界大戰(zhàn)結(jié)束后不久誕生的。20 世紀(jì) 50 年代信息論在學(xué)術(shù)界引起了巨大的反響。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 7 頁(yè) 共 15 頁(yè) 7 2 VHDL 語(yǔ)言概述 什么是 VHDL 語(yǔ)言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 9 頁(yè) 共 15 頁(yè) 9 卷積碼的 編碼的基本原理 卷積碼的編碼器是由一個(gè)有 k 個(gè)輸入端、 n 個(gè)輸出端、 m 節(jié)移位寄存器所構(gòu)成的有限狀態(tài)的有記憶系統(tǒng)，通常稱(chēng)它為時(shí)序網(wǎng)絡(luò)。上圖 就是一個(gè)卷積碼的編碼器，該卷積碼的 n = 2， k = 1，m = 2，因此，它的約束長(zhǎng)度 nN = n (m+1) = 2 3 = 6。數(shù)字信息在有噪信道中傳輸時(shí)，會(huì)受到噪聲干擾的影響，誤碼總是不可避免的。 END bianma。 clk,clr : IN STD_LOGIC 。 BEGIN cffxl : Shift6 PORT MAP ( a , clk , clr , dl , d2, d3 , d4 ) 。 END shift6。 b=z(6)。 END xort4_1。仿真結(jié)果表明，卷積編碼輸出 dataout=“11111010010000000001”，相應(yīng)速率為 64bit/s，與理論分析結(jié)果一致。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 14 頁(yè) 共 15 頁(yè) 14 致 謝 在論文即將完成之際，敲下“致謝”兩個(gè)字，心中無(wú)限感慨。”其次，還要感謝陪伴我度過(guò)難關(guān) 的每位同學(xué)，是我們相互交流相互幫助，才能順利完成論文。特別是她多次詢問(wèn)課程設(shè)計(jì) 進(jìn)程，并為我們指點(diǎn)迷津，幫助我開(kāi)拓思路，精心點(diǎn)撥，熱忱鼓勵(lì)。經(jīng)過(guò)三個(gè)多月的設(shè)計(jì)和開(kāi)發(fā)，用VHDL 語(yǔ)言實(shí)現(xiàn)卷積碼編譯碼的實(shí)現(xiàn)程序基本已經(jīng)完成。 q:OUT STD_LOGIC)。 ENTITY xort4 IS PORT(d1,d2,:IN STD_LOGIC。 SIGNAL z : STD_LOGIC_VECTOR(0to4)。 LIBRARY IEEE。 s : IN STD_LOGIC 。 COMPONENT xort4 PORT ( a,b,c,d : IN STD_LOGIC 。 USE 。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 10 頁(yè) 共 15 頁(yè) 10 4 基于 VHDL 的卷積編譯碼器的設(shè)計(jì) 引言 目前， VHDL 語(yǔ)言已成為 EDA 領(lǐng)域首選的硬件設(shè)計(jì)語(yǔ)言，越來(lái)越多的數(shù)字系統(tǒng)設(shè)計(jì)使用 VHDL 語(yǔ)言來(lái)完成。例如，在代數(shù)譯碼時(shí)，用矩陣法對(duì)譯碼原理的敘述和理解較方便。 3 基 卷積碼的概述 卷積碼的狀態(tài)圖 將編碼器寄存器中的內(nèi)容組合（ x（ n1）、 x（ n2））定義為編碼器狀態(tài)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1