【正文】 8607 2318 24 16777215 24232120 注反饋函數(shù) F 可由本原多項式求得每級 F 可有一種或多種 圖 11 M 7 的 m 序列碼發(fā)生器 a 加全 0 校正項 b 利用全 0 狀態(tài)置數(shù) 2 利用全 0 狀態(tài)重新置數(shù)從而實現(xiàn)自啟動 其邏輯電路如圖 b 所示該電路輸出的 m 序列碼為 0011101 24 m 序列的 性質(zhì) 均衡特性 在 m 序列的一個周期中 1 和 0 的數(shù)目基本相等準確的說 1 的個數(shù)比 0 的個數(shù)多一個 游程特性 把一個序列中取值相同的那些連在一起的元素合稱為一個游程在一個游程中元素的個數(shù)稱為游程長度例如產(chǎn)生的 m 序列的一個周期為 1000 1100 1110 1111 0111 1011 0101 1010 1101 0110 0011 1001 0100 0010 0001 在這一個周期中共有 8 個游程其中長度為 4 的游程有一個即 1111 長度為 3 的有一個即 000長度為 2 的有兩個即 11 和 00 長度為 1 的游程有 4 個即單 1 和單 0 一般來說在 m序列中長度為 1的游程占游程總數(shù)的 12長度為 2的游程占游程總數(shù)的 14長度為3 的游程占游程總數(shù)的 18 長度為 k 的游程數(shù)目占游程總數(shù)的 2‐ k 其中 1≤ k≤n1n 為寄存器數(shù)目 加性 一個 m 序列 M 與其經(jīng)任意次延時移位產(chǎn)生的另一個不同序列 M2 模 2 相加得到的序列任然是這 m 序列的某個移位序列 相關特性 令 xi 為某時刻的 m 序列而 xxj 為該序列的 j 次移位后的序列則自相關值可以通過公式計算 R j AD n ① 其中 A 是 xi 和 xij模 2 加后為 0 的數(shù)目 D 是 xi 和 xij模 2 加后為 1 的數(shù)目由 m 序列的延時相加特性可知 xi 和 xij 模 2 加后仍是 m 序列的一個元素所以上式①的分子就等于 m序列一個周期中 0的數(shù)目與 1的數(shù)目之差又由 m序列均衡性可知 m 序列一周期中 0 的數(shù)目比 1 的數(shù)目少一個因此分子就為 1 因此很顯然相關函數(shù)為 1 j 0 Rj 1m j 12m1 偽隨機特性 由于 m 序列的均衡特性游程特性而且自相關函數(shù)為一沖激函數(shù)這都與白噪聲特性相 似 3 m 序列生成單元的電路設計 31 系統(tǒng)組成 系統(tǒng)主要由兩部分組成一部分是組成主電路的移位寄存器由八個 D 觸發(fā)器串接而成另一部分反饋電路由異或門組成系統(tǒng)正常工作時這兩部分共同產(chǎn)生m 序列并且將需要反饋的某級的輸出端通過異或?qū)⑿盘栞斔偷降谝患壍妮斎攵嗣縼硪粋€時鐘信號輸出數(shù)據(jù)向左移移移位通過這些數(shù)據(jù)的位移可以總結(jié)出規(guī)律性的變化 32 m 序列發(fā)生器 根據(jù)移位寄存器的結(jié)構可以知道其由若干個 D 觸發(fā)器構成如果對每一個觸發(fā)器進行描述的話那么程序就會冗長對程序的運行速度有一定的影響 特別是多級移位寄存器來說因此就必 須事先在庫中建好一遍隨時調(diào)用所以就采取用 COMPONENT 語句來描述這樣就減短程序的長度 例如 COMPONENT dff PORT dclkIN STD_LOGIC qOUT STD_LOGIC END COMPONENT 在構造體的結(jié)構描述中 COMPONENT 語句是基本的描述語句該語句指定了本構造體中所調(diào)用的是哪一個現(xiàn)成的邏輯描述模塊因此只要用 COMPONENT 語句調(diào)用就行了無需在構造體中再對這些門電路進行定義和描述 對于多級移位寄存器來說 要產(chǎn)生多個相同的寄存器如果用傳統(tǒng)方法那么程序就會很長因此可以采用 GENERATE 語句來進行描述這樣就可以使程序變得簡短 例如 glFOR i IN 0 to 6 GENERATE dffxdff PORT MAP Z i clkz i1 END GENERATE GENERATE 語句用來產(chǎn)生多個相同的結(jié)構它有 FORGENERATE 和 IFGENERATE兩種形式但常用的是 FORGENERATE 在 FORGENERATE 結(jié)構中所列舉的是并發(fā)處理語句 COMPONENT_INSTANT 語句是結(jié)構化描述中不可缺少的一個基本語句該語句將現(xiàn)成元件的端口信號映射成高層次設計電路中的信號這里有兩種映射方法位置映射和名稱映射本程序采用的是名稱映射 所謂名稱映射就是將已經(jīng)存于庫中的現(xiàn)成模塊的各端口名稱賦予設計中模塊的信號名 例如 dffxdff PORT MAP Z i clkz i1 33 程序方框圖 N Y N Y N Y 4 設計中用的各模塊介紹 41 序列信號發(fā)生器原理 序列信號發(fā)生器是能夠循環(huán)產(chǎn)生一組或多 組序列信號的時序電路它可以用寄存器或計數(shù)器構成序列信號的種類很多按照序列循環(huán)長度 M 和觸發(fā)器數(shù)目 n的關系一般可分為三種 最大循環(huán)長度序列碼 M＝ 2n 最大線性序列碼 m 序列碼 M 2n－ 1 任意循環(huán)長度序列碼 M＜ 42 序列信號發(fā)生器的設計 通常在許多情況下要求按照給定的序列信號來設計序列信號發(fā)生器序列信號發(fā)生器一般有兩種結(jié)構形式一種是反饋移位型另一種是計數(shù)型 反饋移位型序列信號發(fā)生器 反饋移位型序列碼發(fā)生器的結(jié)構框圖如圖所示它由移位寄存器和組合反饋網(wǎng)絡組成 從移存器的某一輸出端可以得到周期性的序列碼其設計按以下步驟進行 1 根據(jù)給定序列信號的循環(huán)長度 M 確定移存器位數(shù) n2n1＜≤ 2n 2 確定移位寄存器的 M 個獨立狀態(tài) 將給定的序列碼按照移位規(guī)律 n位一組劃分位 M個狀態(tài)若 M個狀態(tài)中出現(xiàn)重復現(xiàn)象則應增加移存器位數(shù) 用 n1位再重復上述過程直到劃分為 M個獨立狀態(tài)為止 圖 3 反饋移位型序列信號發(fā)生器框圖 3根據(jù) M個不同狀態(tài)列出移存器的狀態(tài)表和反饋函數(shù)表求出反饋函數(shù) F的表式 4 檢查自啟動性 能 5 畫邏輯圖 下面通過舉例說明反饋移位序列信號發(fā)生器的設計過程 方法一 比如要設計一個 00011101 序列發(fā)生器具體可以這樣來解決 1 確定移存器的位數(shù) n 因 M 8 故 n≥ 3 選定為三位用 74LS194 的三位 2 確定移存器的八個獨立狀態(tài)將序列碼 00011101 按照每三位一組劃分為八個狀態(tài)其遷移關系如下所示 3 作出反饋函數(shù)表如表所示由遷移關系可看出移存器只進行左移操作因此 S1 1 S0 0 將 F SL 的卡諾圖填入圖 a 中選用四選一實現(xiàn) F SL 函數(shù)其邏輯圖如圖 b 所示 表 4 反饋函數(shù)真 值表 Q1 Q2 Q3 F SL 0 O O 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 0 0 1 0 0 1 0 0 0 圖 4 00011101 序列信號發(fā)生器 方法二 設計一個產(chǎn)生 100111 序列的反饋移位型序列信號發(fā)生器具體解決方法 1 確定移存器位數(shù) n 因 M 6 故 n≥ 3 2 確定移存器的六個獨立狀態(tài)將序列碼 100111 按照移位規(guī)律每三位一組劃分六個狀態(tài)為 100001011111111110其中狀態(tài) 111 重復出現(xiàn)故取 n 4并重新劃分 六個獨立狀態(tài)為 100100110111111111101100因此確定 n 4用一片 74LS194 即可 3 反饋激勵函數(shù)表求反饋函數(shù) F 的表達式根據(jù)每一狀態(tài)所需要的移位輸入即反饋輸入信號列出反饋函數(shù)表如表所示從表中可見移存器只需進行左移操作因此反饋函數(shù) F SL 表也表明了組合反饋網(wǎng)絡的輸出和輸入之間的函數(shù)關系因此可填出 F 的卡諾圖如圖 a 所示并求得 表 5 反饋函數(shù)真值表 Q0 Q1 Q2 Q3 F SL 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 0 0 1 檢查自啟動性能 根據(jù)以上結(jié)果作出完全狀態(tài)圖如圖 b 所示可見它有一個無效循環(huán)為了使電路具有自啟動性能應重新修改設計其思路就是打破無效循環(huán)引入主有效循環(huán)將0110→ 11000010→ 0100 其完全狀態(tài)圖如圖 a 所示卡諾圖的圈如圖 b 所示求得F Q2Q0Q3 如選用四選一數(shù)據(jù)選折器實現(xiàn)地址選 Q0Q2＝ A1A0 得 D0 1D1 Q3D2 1D3 0則具有自啟動能力的電路如圖所示 圖 5 卡諾圖和移存器的全狀態(tài)圖 圖 6 修正后的狀態(tài)圖和 F 的卡諾圖 圖 7 邏輯電路圖 序列碼發(fā)生器 計數(shù)型序列碼發(fā)生器結(jié)構框圖如圖所示它由計數(shù)器和