【導(dǎo)讀】畢業(yè)設(shè)計(jì)論文--基于VHDL的m序列偽隨機(jī)信號(hào)發(fā)生器。專業(yè)電子測(cè)量技術(shù)與儀器。成都電子機(jī)械高等專科學(xué)校。摘要復(fù)雜可編程邏輯器件自行構(gòu)造邏輯功能CPLD器件本文介紹了基于CPLD. 11研究此課題的目的6. 12偽隨機(jī)序列的應(yīng)用和意義6. 13偽隨機(jī)序列研究現(xiàn)狀7. 22VHDL硬件描述語(yǔ)言概述8. 23偽隨機(jī)序列介紹9. 序列理論的發(fā)展史10. 3m序列生成單元的電路設(shè)計(jì)18. 反饋移位型序列信號(hào)發(fā)生器21. 52仿真數(shù)據(jù)及結(jié)論38. 律可循的變化信號(hào)他具有良好的隨機(jī)性和接近于白噪聲的相關(guān)函數(shù)并且有預(yù)先。偽隨機(jī)性利用m序列加密數(shù)字信號(hào)使加密后的信號(hào)在攜帶原始信息的同時(shí)具有。時(shí)具有很強(qiáng)的抗干擾能力該型雷達(dá)實(shí)質(zhì)上是一種連續(xù)波雷達(dá)具有低截獲概率性。擾能力敵方要干擾這種寬帶雷達(dá)信號(hào)將比干擾普通的雷達(dá)信號(hào)困難得多。小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用CPLD器件CPLD器件已成為電子產(chǎn)品不?？删幊踢壿嬈骷墓?yīng)商之一plusⅡ界面友好使用便捷被譽(yù)為業(yè)界最易用易學(xué)。子系統(tǒng)的計(jì)算機(jī)語(yǔ)言早期的硬件描述語(yǔ)言如ABEL-HDLAHDL是

　　

【正文】 游程 1 個(gè)長(zhǎng)為 n 的1 游程 1 個(gè) 所以可以看出該序列滿足 Golomb 的三個(gè)公設(shè)具有良好的隨機(jī)特性 當(dāng)反饋函數(shù) fa1a2a3an 為非線性函數(shù)時(shí)便構(gòu)成非線性移 位寄存器其輸出序列為非線性序列輸出序列的周期最大可達(dá) 2n 并稱周期達(dá)到最大值的非線性移位寄存器序列為 m序列在 m序列的一個(gè)周期內(nèi) 0和 1的個(gè)數(shù)是相同的在一個(gè)周期圈內(nèi)總游程數(shù)為 2n1 對(duì) 1≤ i≤ n2 長(zhǎng)度為 i 的游程有 2ni1 個(gè)且 01游程各半長(zhǎng)為 n1 的游程不存在長(zhǎng)度為 n 的 0 游程和 1 游程各一個(gè) 3 特征多項(xiàng)式 對(duì) 于 線 性 反 饋 移 位 寄 存 器 的 輸 出 序 列 ai 滿 足 遞 推 關(guān) 系 ani ai??1ai1????c2an2i??c1an1i 對(duì)于任意 i≥ 1 成立其中 c0 1 成為該線性移位寄存器或者該遞推關(guān)系的特征 多項(xiàng)式當(dāng) ≠ 0 時(shí)線性移位寄存器是非奇異的有時(shí)也稱非奇異的線性移位寄存器是非退化的 5 序列信號(hào)發(fā)生器的設(shè)計(jì)仿真實(shí)現(xiàn) 51 VHDL 語(yǔ)言實(shí)現(xiàn) 對(duì)圖 2 所示的類似電路進(jìn)行 VHDL 語(yǔ)言描述同時(shí)在程序中增加必要的存儲(chǔ)單元設(shè)計(jì)即可 實(shí)現(xiàn)設(shè)計(jì)思想圖 2所示的電路在采用 VHDL語(yǔ)言描述時(shí)采用結(jié)構(gòu)描述方式較為合適可 編程 m 序列發(fā)生器的程序設(shè)計(jì)如下 4 LIBRARY IEEE USE IEEESTD_LOGIC_1164ALL 標(biāo)準(zhǔn)邏輯數(shù)據(jù)庫(kù) USE IEEESTD_LOGIC_UNSIGNEDALL 無(wú)符 號(hào)數(shù)庫(kù) USE IEEESTD_LOGIC_ARITHALL 比較和運(yùn)算庫(kù) ENTITY mxulie IS PORT clkIN STD_LOGIC Reset IN STD_LOGIC bOUT STD_LOGIC END mxulie ARCHITECTURE sample OF mxulie IS COMPONENT dff PORT dclkIN STD_LOGIC qOUT STD_LOGIC END COMPONENT SIGNAL zSTD_LOGIC_VECTOR 3 DOWNTO 0 BEGIN glFOR i IN 0 to 2 GENERATE dffxdff PORT MAP Z i clkz i1 END GENERATE PROCESS clk IS BEGIN IF rising_edge clk THEN IF z 0000 THEN z 0 1 ELSE Z 0 z 3 XOR Z 2 END IF END IF END PROCESS b z 3 END ARCHITECTURE sample 8 級(jí)偽隨機(jī)信號(hào)產(chǎn)生的程序 LIBRARY IEEE USE IEEESTD_LOGIC_1164ALL USE IEEESTD_LOGIC_UNSIGNEDALL USE IEEESTD_LOGIC_ARITHALL ENTITY xulie IS PORT clkIN STD_LOGIC Reset IN STD_LOGIC bOUT STD_LOGIC END xulie ARCHITECTURE sample OF xulie IS COMPONENT dff PORT dclkIN STD_LOGIC qOUT STD_LOGIC END COMPONENT SIGNAL zSTD_LOGIC_VECTOR 7 DOWNTO 0 00000000 BEGIN glFOR i IN 0 to 6 GENERATE dffxdff PORT MAP Z i clkz i1 END GENERATE PROCESS clk IS BEGIN IF rising_edge clk THEN IF z 00000000 THEN z 0 1 ELSE Z 0 z 7 XOR Z 6 XOR z 2 XOR z 1 END IF END IF END PROCESS b z 7 END ARCHITECTURE sample 52 仿真數(shù)據(jù)及結(jié)論 序列信號(hào)發(fā)生器實(shí)驗(yàn)電路如圖所示在連續(xù)脈沖的作用下電路輸出循環(huán)產(chǎn)生串行數(shù)據(jù) 00010111 圖 13 仿真電路圖 圖 14 仿真效果圖 4 級(jí)偽隨機(jī)信號(hào)產(chǎn)生的仿真圖 8 級(jí)偽隨機(jī) 信號(hào)產(chǎn)生的仿真圖 結(jié) 論 本次畢業(yè)設(shè)計(jì)基本達(dá)到了設(shè)計(jì)的要求通過(guò)本次畢業(yè)設(shè)計(jì)我了解了 CPLD 的特點(diǎn)以及其設(shè)計(jì)方法基本掌握了 PLUS II 的使用方法和 VHDL 語(yǔ)言的編寫特點(diǎn)雖然在整個(gè)設(shè)計(jì)中不乏很多遺憾的地方但是學(xué)到了工程設(shè)計(jì)的基本流程和方法同時(shí)在面對(duì)困難時(shí)我也感受到應(yīng)具備堅(jiān)忍不拔迎難而上的精神 2021 年月我開始了我的畢業(yè)工作時(shí)至今日論文基本完成從最初的茫然到慢慢的進(jìn)入狀態(tài)再到對(duì)思路逐漸的清晰整個(gè)寫作過(guò)程難以用語(yǔ)言來(lái)表達(dá)歷經(jīng)了幾個(gè)月的奮戰(zhàn)緊張而又充實(shí)的畢業(yè)設(shè)計(jì)終于落下了帷幕回想這段日子的經(jīng)歷和感受我感慨萬(wàn)千 在這次畢業(yè)設(shè)計(jì)的過(guò)程中我擁有了無(wú)數(shù)難忘的回憶和收獲 3 月在與導(dǎo)師的交流討論中我的題目定了下來(lái)是設(shè)計(jì)當(dāng)選題定下來(lái)的時(shí)候我當(dāng)時(shí)便立刻著手資料的收集工作中當(dāng)時(shí)面對(duì)浩瀚的書海真是有些茫然不知如何下手我將這一困難告訴了導(dǎo)師在導(dǎo)師細(xì)心的指導(dǎo)下終于使我對(duì)自己現(xiàn)在的工作方向和方法有了掌握 在搜集資料的過(guò)程中我認(rèn)真準(zhǔn)備了一個(gè)筆記本我在學(xué)校圖書館搜集資料還在網(wǎng)上查找各類相關(guān)資料將這些寶貴的資料全部記在筆記本上盡量使我的資料完整精確數(shù)量多這有利于論文的撰寫然后我將收集到的資料仔細(xì)整理分類及時(shí)進(jìn)行溝通 4 月初資料已經(jīng) 查找完畢了我開始著手在過(guò)程中遇到困難我就及時(shí)和導(dǎo)師聯(lián)系并和同學(xué)互相交流請(qǐng)教專業(yè)課老師在大家的幫助下困難一個(gè)一個(gè)解決掉 4 月底已經(jīng)完成 5 月開始進(jìn)行相關(guān)當(dāng)我終于完成了所有排版校對(duì)的任務(wù)后整個(gè)人都很累但同時(shí)看著電腦熒屏上的畢業(yè)設(shè)計(jì)稿件我的心里是甜的我覺(jué)得這一切都值了這次畢業(yè)論文的制作過(guò)程是我的一次再學(xué)習(xí)再提高的過(guò)程在論文中我充分地運(yùn)用了大學(xué)期間所學(xué)到的知識(shí) 我不會(huì)忘記這難忘的幾個(gè)月的時(shí)間畢業(yè)論文的制作給了我難忘的回憶在我徜徉書海查找資料的日子里面對(duì)無(wú)數(shù)書本的羅列最難忘的是每次找到資料時(shí)的激動(dòng)和興奮親 手的時(shí)間里實(shí)現(xiàn)時(shí)那幸福的心情為了論文我曾趕稿到深夜但看著親手打出的一字一句心里滿滿的只有喜悅毫無(wú)疲憊這段旅程看似荊棘密布實(shí)則蘊(yùn)藏著無(wú)盡的寶藏我從資料的收集中掌握了很多的知識(shí)讓我對(duì)我所學(xué)過(guò)的知識(shí)有所鞏固和提高并且讓我對(duì)當(dāng)今的最新發(fā)展技術(shù)有所了解在整個(gè)過(guò)程中我學(xué)到了新知識(shí)增長(zhǎng)了見識(shí)在今后的日子里我仍然要不斷地充實(shí)自己爭(zhēng)取在所學(xué)領(lǐng)域有所作為 腳踏實(shí)地認(rèn)真嚴(yán)謹(jǐn)實(shí)事求是的學(xué)習(xí)態(tài)度不怕困難堅(jiān)持不懈吃苦耐勞的精神是我在這次設(shè)計(jì)中最大的收益我想這是一次意志的磨練是對(duì)我實(shí)際能力的一次提升也會(huì)對(duì)我未來(lái)的學(xué)習(xí)和工作有很大的 幫助 在這次畢業(yè)設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了同學(xué)之間互相幫助有什么不懂的大家在一起商量聽聽不同的看法我們更好的理解知識(shí)所以在這里非常感謝幫助我的同學(xué) 在此我要向我的致以最衷心的感謝和深深的敬意 [1]杜克 CPLD 應(yīng)用與 VHDL 編程北京清華大學(xué)出版社 2021 [2]周潤(rùn)景基于 Quartus II 的 FPGACPLD 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例北京電子工業(yè)出版社 2021 [3]王開軍面向 CPLDFPGA 的 VHDL 設(shè)計(jì)北京機(jī)械工業(yè)出版社 2021 [4]姜立冬 VHDL 語(yǔ)言程序設(shè)計(jì)及應(yīng)用北京北京郵電大學(xué)出版社 2021 [5]湯井田基于 CPLD 的逆重復(fù) M 序列偽隨機(jī)信號(hào)發(fā)生器工程地球物理學(xué)報(bào)2021 [6]邢建平曾繁泰 VHDL 程序設(shè)計(jì)教程第 3 版北京清華大學(xué)出版社 2021 []陳清華許以金擴(kuò)頻碼分多址通信的關(guān)鍵技術(shù)現(xiàn)代通信 2021 第 9 期 EDA 技術(shù)實(shí)用教程 科學(xué)出版社 2021 [9]潘松 黃繼業(yè) EDA 技術(shù)與 VHDL 清華大學(xué)出版社 2021 [10]陳順林董慶蓉 m 序列在移動(dòng)通信擾碼中的應(yīng)用及仿真現(xiàn)代電子技術(shù)2021 第 3 期 2729 偽隨機(jī)碼的原理與應(yīng)用 [M] 北京人民郵電出版社 1978 Rest 1 Z 00000000 Z0 1 是否上升沿 計(jì)算 Z 0 的值模 2 加 時(shí)鐘檢測(cè) 寄存器移位輸出 m 序列的一位 設(shè)置初始值