基于vhdl語(yǔ)言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)-全文預(yù)覽
【正文】 and Clk=39。 signal Music_Count : std_logic_vector(2 downto 0)。 signal MIN1,MIN10 : integer range 0 to 9。 end daclk。 時(shí)間調(diào)節(jié)輸入 SPK : out std_logic。 use 。3．揚(yáng)生器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。五．硬件要求： 在同一EPLD芯片EPF10K10上集成了如下電路模塊： 1．時(shí)鐘計(jì)數(shù)： 秒——60進(jìn)制BCD碼計(jì)數(shù)； 分——60進(jìn)制BCDD碼計(jì)數(shù)； 時(shí)——24進(jìn)制BCDD碼計(jì)數(shù)；同時(shí)整個(gè)計(jì)數(shù)器有清零，調(diào)分，調(diào)時(shí)功能。（2）分計(jì)數(shù)模塊： 分計(jì)數(shù)為分計(jì)數(shù)模塊。整點(diǎn)報(bào)警在整點(diǎn)時(shí)刻將秒脈沖信號(hào)送揚(yáng)聲器聲音報(bào)警。采用LCD液晶顯示屏,液晶顯示屏的顯示功能強(qiáng)大,可顯示文字,圖形,顯示多樣,清晰可見(jiàn),所以在此設(shè)計(jì)中采用LCD液晶顯示屏。（3）報(bào)警模塊當(dāng)時(shí)間到整點(diǎn)時(shí)就報(bào)時(shí)。分秒計(jì)數(shù)模塊計(jì)數(shù)為60計(jì)數(shù)，時(shí)計(jì)數(shù)模塊為12計(jì)數(shù)。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計(jì)描述, 并且應(yīng)用EDA 軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化, 門(mén)級(jí)電路的布局, 再下載到硬件中實(shí)現(xiàn)設(shè)計(jì)。，及編碼。二．實(shí)驗(yàn)?zāi)康模? ，提高手動(dòng)能力。一．設(shè)計(jì)要求：設(shè)計(jì)內(nèi)容選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語(yǔ)言輸入法）和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試。隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。指導(dǎo)教師評(píng)語(yǔ)： 簽 名： 年 月 日基于VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)［摘要］：VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。實(shí)習(xí) 成 績(jī) 評(píng) 定 表評(píng)定項(xiàng)目?jī)?nèi) 容滿 分評(píng) 分總 分學(xué)習(xí)態(tài)度學(xué)習(xí)認(rèn)真，態(tài)度端正，遵守紀(jì)律10答疑和設(shè)計(jì)情況認(rèn)真查閱資料，勤學(xué)好問(wèn)，提出的問(wèn)題有一定的深度，分析解決問(wèn)題的能力教強(qiáng)。10總成績(jī)采用等級(jí)評(píng)分標(biāo)準(zhǔn)，分為優(yōu)、良、中、及格、不及格五個(gè)等級(jí)。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1]筆者詳細(xì)介紹在QUARTUS II軟件環(huán)境下開(kāi)發(fā)基于VHDL語(yǔ)言數(shù)字鐘的設(shè)計(jì)。（3）小時(shí)為十二小時(shí)制。，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。：數(shù)字系統(tǒng)的設(shè)計(jì)采用自頂向下、由粗到細(xì), 逐步分解的設(shè)計(jì)方法, 最頂層電路是指系統(tǒng)的整體要求, 最下層是具體的邏輯電路的實(shí)現(xiàn)。：（1） 時(shí)間計(jì)數(shù)模塊。進(jìn)制計(jì)數(shù)器為六選一選擇器的選擇判斷端提供輸入信號(hào), 六選一選擇器的選擇輸出端分別接秒個(gè)位、秒十位、分個(gè)位、分十位和時(shí)個(gè)位、時(shí)十位的選通位用來(lái)完成動(dòng)態(tài)掃描顯示，同時(shí)依次輸出秒個(gè)位、秒十位、分個(gè)位、分十位和時(shí)個(gè)位、時(shí)十位數(shù)向給譯碼模塊。所以也不采用了LED數(shù)碼管作為顯示。送數(shù)及六選一選擇器模塊依次將秒分時(shí)數(shù)送往譯碼模塊譯碼，同時(shí)產(chǎn)生掃描信號(hào)用于數(shù)碼管掃描顯示。Daout為秒計(jì)數(shù)。（3）時(shí)計(jì)數(shù)模塊： 時(shí)計(jì)數(shù)為時(shí)計(jì)數(shù)模塊，clk為時(shí)脈沖，接minute模塊的enhour，reset復(fù)位，daout為時(shí)計(jì)數(shù)。編碼和掃描可參照“實(shí)驗(yàn)四”。 use 。 復(fù)位輸入 S1,S2 : in std_logic。 八段碼管掃描驅(qū)動(dòng) lam :out std_logic_vector(2 downto 0) )。 signal SEC1,SEC10 : integer range 0 to 9。 signal Clk1Hz : std_logic。 begin process(Clk) 產(chǎn)生1Hz 時(shí)鐘的分頻計(jì)數(shù)器 begin if(Cl
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