基于vhdl語言實現(xiàn)數(shù)字電子鐘的設(shè)計-全文預(yù)覽
【正文】 and Clk=39。 signal Music_Count : std_logic_vector(2 downto 0)。 signal MIN1,MIN10 : integer range 0 to 9。 end daclk。 時間調(diào)節(jié)輸入 SPK : out std_logic。 use 。3．揚生器在整點時有報時驅(qū)動信號產(chǎn)生。五．硬件要求： 在同一EPLD芯片EPF10K10上集成了如下電路模塊： 1．時鐘計數(shù)： 秒——60進(jìn)制BCD碼計數(shù)； 分——60進(jìn)制BCDD碼計數(shù)； 時——24進(jìn)制BCDD碼計數(shù)；同時整個計數(shù)器有清零，調(diào)分，調(diào)時功能。（2）分計數(shù)模塊： 分計數(shù)為分計數(shù)模塊。整點報警在整點時刻將秒脈沖信號送揚聲器聲音報警。采用LCD液晶顯示屏,液晶顯示屏的顯示功能強(qiáng)大,可顯示文字,圖形,顯示多樣,清晰可見,所以在此設(shè)計中采用LCD液晶顯示屏。（3）報警模塊當(dāng)時間到整點時就報時。分秒計數(shù)模塊計數(shù)為60計數(shù)，時計數(shù)模塊為12計數(shù)。自頂向下的設(shè)計方法將一個復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計描述, 并且應(yīng)用EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化, 門級電路的布局, 再下載到硬件中實現(xiàn)設(shè)計。，及編碼。二．實驗?zāi)康模? ，提高手動能力。一．設(shè)計要求：設(shè)計內(nèi)容選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計一個數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計輸入可采用VHDL硬件描述語言輸入法）和原理圖輸入法，并下載到EDA實驗開發(fā)系統(tǒng)，連接外圍電路，完成實際測試。隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動控制及計算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。指導(dǎo)教師評語： 簽 名： 年 月 日基于VHDL語言實現(xiàn)數(shù)字電子鐘的設(shè)計［摘要］：VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。實習(xí) 成 績 評 定 表評定項目內(nèi) 容滿 分評 分總 分學(xué)習(xí)態(tài)度學(xué)習(xí)認(rèn)真，態(tài)度端正，遵守紀(jì)律10答疑和設(shè)計情況認(rèn)真查閱資料，勤學(xué)好問，提出的問題有一定的深度，分析解決問題的能力教強(qiáng)。10總成績采用等級評分標(biāo)準(zhǔn)，分為優(yōu)、良、中、及格、不及格五個等級。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1]筆者詳細(xì)介紹在QUARTUS II軟件環(huán)境下開發(fā)基于VHDL語言數(shù)字鐘的設(shè)計。（3）小時為十二小時制。，六進(jìn)制，二十四進(jìn)制計數(shù)器的設(shè)計方法。：數(shù)字系統(tǒng)的設(shè)計采用自頂向下、由粗到細(xì), 逐步分解的設(shè)計方法, 最頂層電路是指系統(tǒng)的整體要求, 最下層是具體的邏輯電路的實現(xiàn)。：（1） 時間計數(shù)模塊。進(jìn)制計數(shù)器為六選一選擇器的選擇判斷端提供輸入信號, 六選一選擇器的選擇輸出端分別接秒個位、秒十位、分個位、分十位和時個位、時十位的選通位用來完成動態(tài)掃描顯示，同時依次輸出秒個位、秒十位、分個位、分十位和時個位、時十位數(shù)向給譯碼模塊。所以也不采用了LED數(shù)碼管作為顯示。送數(shù)及六選一選擇器模塊依次將秒分時數(shù)送往譯碼模塊譯碼，同時產(chǎn)生掃描信號用于數(shù)碼管掃描顯示。Daout為秒計數(shù)。（3）時計數(shù)模塊： 時計數(shù)為時計數(shù)模塊，clk為時脈沖，接minute模塊的enhour，reset復(fù)位，daout為時計數(shù)。編碼和掃描可參照“實驗四”。 use 。 復(fù)位輸入 S1,S2 : in std_logic。 八段碼管掃描驅(qū)動 lam :out std_logic_vector(2 downto 0) )。 signal SEC1,SEC10 : integer range 0 to 9。 signal Clk1Hz : std_logic。 begin process(Clk) 產(chǎn)生1Hz 時鐘的分頻計數(shù)器 begin if(Cl
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號-1