【正文】 指導(dǎo)教師意見： 學(xué)生簽名： 年 月 日 指導(dǎo)教師簽名： 年 月 日 總體 完 成 情 況 指導(dǎo)教師意見： 按計劃完成，完成情況優(yōu)（ ） 按計劃完成，完成情況良（ ） 基本按計劃完成，完成情況合格（ ） 完成情況不合格（ ） 指導(dǎo)教師簽名： 年 月 日 附表 三 、 畢業(yè)論文答辯情況 答辯人 專 業(yè) 論文 （設(shè)計）題目 答辯小組成員 答辯記錄： 記錄人簽名： 年 月 日 。 指導(dǎo)教師意見： 第 3 次檢查 學(xué)生總結(jié)： 完成論文初 稿 的編寫，給出論文的大致框架與內(nèi)容 ，主要是關(guān)于論文設(shè)計的背景知識簡述，并給出 自己對設(shè)計流程的構(gòu)想和實現(xiàn)方法， 正著手于設(shè)計方案的整理調(diào)試。 同時參閱了一定數(shù)量的技術(shù)性文章， 主要是關(guān)于 HDB3 碼的編碼器和譯碼器的實現(xiàn)方面的文章。 學(xué)生簽名： 年 月 日 指導(dǎo)教師意見： 同意開題（ ） 修改后開題（ ） 重新開題（ ） 指導(dǎo)教師簽名： 年 月 日 附表 二 、 畢業(yè)論文過程檢查情況 記錄表 指導(dǎo)教師分階段檢查論文的進展情況（要求過程檢查記錄不少于 3 次）： 第 1 次檢查 學(xué)生總結(jié)： 從 “無線通信系統(tǒng)的 FPGA 設(shè)計和研究” 的 論文 方向， 經(jīng)過再三考慮， 決定以 “ 基于 FPGA 的 HDB3 碼編譯碼器設(shè)計 ” 為畢業(yè)設(shè)計的題目， 根據(jù)已定的題目制 定了 論文 設(shè)計 內(nèi)容和安排 進度， 正 著手收集相關(guān)資料。 2. 進行設(shè)計的構(gòu)思和制作，并調(diào)試，預(yù)期時間 5 個星期。與此同時增加自己設(shè)計電子系統(tǒng)的經(jīng)驗。 思路 ， 方法： 先對 HDB3 碼編譯碼規(guī)則和 FPGA 器件編程的內(nèi)容進行進一步的學(xué)習(xí)了解， 準(zhǔn)備利用 VHDL 對 HDB3 碼的編譯過程進行實現(xiàn)。 支持條件： FPGA 可由用戶自定義其內(nèi)部的邏輯和功能，同時又能夠進行無限次的重新配置，加上 PC 機上 EDA 輔助設(shè)計軟件和強大的仿真工具，極大的增加了電子系統(tǒng)設(shè)計的靈活性。 而 FPGA 廣泛應(yīng)用于通信、移動設(shè)備、航空航天、自動控制等領(lǐng)域，并有向計算密集型應(yīng)用發(fā)展的趨勢。 end behv。 end if。 reg(1)=reg(0)。 reg(3)=reg(2)。 else reg(4)=reg(3)。 then reg(4)=39。 process(clk_b) begin if rising_edge(clk_b) then if codeoutv(1)=39。 reg(0)=codeoutv(0)。 end if。 end case。 when others = coderror=39。 end if。 t0=0。 else flagzf=39。139。 codeoutv=10。139。 codeoutv=01。 flagzf=39。then zf=39。 when 10 = if zf=39。 end if。 t0=0。 else flagzf=39。139。 codeoutv=10。039。 codeoutv=01。 flagzf=39。 then zf=39。 when 01 = if zf=39。 else codeoutv=00。 codeoutv=00。139。139。039。039。 t0=0。139。 zp。 begin process(clk,clr) variable codein: std_logic_vector(1 downto 0)。 signal reg: std_logic_vector(4 downto 0) :=00000。 signal flagzf:std_logic。 signal zf:std_logic:=39。 end hdb3dec。 codeout: out std_logic。 zp: in std_logic。 entity hdb3dec is port(clk: in std_logic。 27 B. HDB3 譯碼器的 VHDL 完整程序 library ieee。 end process。 end if。 codeout=reg2(3) amp。 reg1(0)=codeouta(1)。 reg1(1)=reg1(0)。 reg1(2)=reg1(1)。 reg2(3)=reg2(2)。 reg2(3)=codeouta(2)。139。 reg2=0000。 then codeout=00。 process(clk_b) begin if rising_edge(clk_b) then if rst=39。 end process。 codeouta=codeoutv amp。 end if。 t0=0。 codeoutb=39。 end if。 codeoutb=39。 else t0=t0+1。139。 else flag1=vflag。 if flag1=vflag then codeoutb=39。139。139。 else codeoutv=01。 vflag:=39。 flagv=39。139。 = if (t0=3) then t0=0。 when 39。139。 25 else codeoutv=01。 flag1=39。139。039。 = t0=0。 else case codein is when 39。039。 then codeoutv=00。 begin if rising_edge(clk) then if rst=39。 signal clk_b : std_logic。 signal reg2: std_logic_vector(3 downto 0) :=0000。 signal codeouta: std_logic_vector(2 downto 0)。 signal codeoutb: std_logic :=39。039。039。 architecture bhv of hdb3enc is signal t0: integer :=0。 codeout: out std_logic_vector(1 downto 0))。 rst: in std_logic。 use 。 借此機會， 感謝每一個敎導(dǎo)或幫助過我的老師；感謝與我共度大學(xué)四年的學(xué)習(xí)生活的每一位同學(xué)；感謝從過去到現(xiàn)在幫助過我的每一個人；特別感謝母校對我培養(yǎng)。體現(xiàn)到現(xiàn)在學(xué)到的只是基礎(chǔ)，展望待進一步對 EDA 作深入研究，通過學(xué)習(xí)與實踐，積累更多設(shè)計的經(jīng)驗，再把本設(shè)計進行功能上的完善，再使邏輯算法更加簡化從以提高整個系統(tǒng)的效率。 由于 利用 EDA 對電子系統(tǒng) 進行 設(shè)計的經(jīng)驗不 多 ， 本設(shè)計只實現(xiàn)對 HDB3 碼進行簡單的編譯功能，但整個設(shè)計 程序 顯得有點復(fù)雜。本文對此只作簡單介紹，主要對 FPGA 可實現(xiàn)的程序部分進行 詳細(xì) 分析敘述。由于 HDB3 碼是雙極性碼，而 FPGA 只能處理單極性。 21 第五章 結(jié) 論 本設(shè)計主要是 用 FPGA 實現(xiàn) HDB3 碼的編譯碼器。 圖 45 HDB3 碼譯碼器檢 測 長連 0 的仿真 圖 46 HDB3 碼譯碼器檢測同極性 “11”的仿真 圖 47 HDB3 碼譯碼器檢測同極性 “101”的仿真 由檢錯的仿真結(jié)果可知，設(shè)計的譯碼器能檢出 HDB3 的部分誤碼。 圖 20 45 為長連 0 檢查，圖 46 為同極性 “11” 的檢測，圖 47 為同極性 “101” 的檢測。 分別對譯碼器的檢錯能力作測試，結(jié)果如圖 45 ，圖 46 和圖 4 7 所示。分析仿真結(jié)果，輸出相對輸入有 4 個半周期的延時，這 同樣 是由 于 HDB3 碼的編譯碼規(guī)則所致。 19 圖 43 扣 Y 扣 B 的流程 軟件仿真 運用 MAX+plus II 對編寫好的 VHDL 程序進行仿真，仿真如圖 44 所示。 18 圖 42 V 碼、誤碼檢測程序流程圖 扣 Ｖ 扣 Ｂ 的實現(xiàn) 這個模塊的工作比較簡單，把 V 碼、誤碼檢測模塊的輸出 codeout 的低位加到 4位移位寄存器作延時輸出，對輸入進行分析，若是‘ 10’，即有破壞符 V，把寄存器最后一位清零輸出，反之，則按原樣輸出。 V 碼、誤碼檢測程序在接收到第一個脈沖后 (zf=1)才開始執(zhí)行，之前的輸出都為 0。 以判斷相鄰兩脈沖的極性是否相同來判斷出有沒有破壞符 V 的存在。 V 碼、誤碼 檢測 把經(jīng)過雙 /單極性轉(zhuǎn)換的兩列脈沖信號以一個兩位邏輯向量 codein 標(biāo)識，即codein=“ 00”代表 無脈沖輸入，“ 01”代表有正脈沖輸入，“ 10”代表有負(fù)脈沖輸入。若檢測出 4 連 0，即為誤碼。 把相加器與 V 碼檢測合成一個模塊，同加入 n 連 0 的檢測。在沒有誤碼情況下， B 只會以B00V 的形式出現(xiàn)，因此出現(xiàn) V 時，不管有沒有 B，只需把前 面三位清零即可實現(xiàn)譯碼操作。 通過 V 的檢測后可用把兩序列相加在一起，以單極性輸出。一列只含有正脈沖編碼，另一列則只有負(fù)脈沖編碼。若檢測出 V，則雖對其前三碼進行清零 處理，因此須把前三碼存儲起來作延時輸出。 須 外接整流電路，把 HDB3 碼分解成分別代表其正負(fù)脈沖的正脈沖序列和負(fù)脈沖序列。最后，把雙極性碼轉(zhuǎn)換為單極性碼輸出。 圖 34 HDB3 碼編器仿真波形 2 16 第四章 HDB3 譯 碼器的 FPGA 實現(xiàn) 譯碼器的實現(xiàn)分析 HDB3 譯碼器譯比編碼容易， 由編碼原理可知，只要將 HDB3 碼中的 V， B 變成0， 1 變成 1[11]，就可以實現(xiàn)譯 碼。 當(dāng)重置信號 rst 為 1 時，輸出清零，系統(tǒng)被重置。 圖 33 HDB3 碼編碼器仿真 波形 1 對仿真結(jié)果進行分析，輸入為 1 0 1 1 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1，輸出相對輸入約有 4 個半周期的時延， 這是由 于 HDB3 碼的編譯碼規(guī)則所致。codeoutA(1)賦值給第四位寄存器。因此，若須補 B，把已處理好的 V 值賦給 B即可。判斷其值須保持輸出，還是以 B 的值輸出。s0(3)分別移位寄存的第四位和第三位輸出。 圖 33 補 B 程序的流程 圖 33 中， s1(4)amp。 由于前面模塊執(zhí)行操作時會產(chǎn)生一定的時延，為了確保補 B 操作能準(zhǔn)確執(zhí)行，這里的時鐘應(yīng)有相應(yīng)時延 ， 可以取前一模塊的時鐘取反作為 移位寄存器的