【正文】 信息碼元 k 監(jiān)督碼元 r 發(fā)現(xiàn)誤碼糾正 規(guī)則 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 20 通過(guò)對(duì) (7,4) 漢 明 碼 為 例 來(lái) 說(shuō) 明 漢 明 碼 的 特 點(diǎn) 。 圖 41 漢明碼碼字組成 如果這種糾錯(cuò)碼的糾錯(cuò)能力為糾正 1 個(gè)差錯(cuò)，則應(yīng)滿足如下基本條件 : 21nk kr? ? ? ? () 當(dāng)上式取等號(hào)時(shí)則稱(chēng)漢明碼 (Hamming Code)。對(duì)于 （ n，k） 線性碼來(lái)說(shuō)， 個(gè)碼字中所有可能碼字對(duì)之間的漢明距離中最小的距離稱(chēng)為該碼的最小漢明距離，用 dmin 表示，這是衡量這種編碼 檢錯(cuò)和糾錯(cuò)能力的重要參數(shù)。其中 R 越大，表明碼的冗余度越小。 為碼組的監(jiān)督元數(shù)目。定義線性分組碼的加法 為模二加法 ，乘法為二進(jìn)制乘法。其次，線性碼傳送信息更快 ， 而且碼的所有碼字 均 可由它的基底表示，線性碼的最小距離和它的最小重量相等 [1]。 線性 分組 碼具有很多 的 優(yōu)點(diǎn)。 而且 在計(jì)算機(jī)系統(tǒng)中，信息均按字節(jié)或字組成，故一般采用 線性 分組碼。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 19 4 漢明碼 譯碼 系統(tǒng) 模塊設(shè)計(jì)與實(shí)現(xiàn) 漢明碼的原理 在 （ n， k） 分組碼中，若監(jiān)督元是按線性關(guān)系相加而得到的，則稱(chēng)其為線性分組碼。 EP1C3T144C6 芯片擁有 144 個(gè)引腳 ， 其中 板載了 1Mbit 串行配置芯片 EPCS1，支持 AS 和 JTAG 兩種配置方式；有 5V/ 的 DC 電源供電，內(nèi)部產(chǎn)生核壓 、 I/O電壓 ； PLL 電源電路進(jìn)行濾波處理，更加穩(wěn)定可靠；板載 25MHz 有源晶振，預(yù)留1 個(gè)未焊接晶振接口 ；還有 4 個(gè)獨(dú)立按鍵、 2 個(gè)復(fù)用 LED、 1 個(gè)串口、 1 個(gè) SD卡接口、1 個(gè) 256 色 VGA 接口 、 1 個(gè) 64MBit(4*1M*256Bit) SDRAM、 8 位撥碼開(kāi)關(guān)、 1 個(gè)復(fù)位按鍵 、 4 位數(shù)碼管，僅使用 3 個(gè) I/O 口控制，由兩個(gè) 74HC595 芯片實(shí)現(xiàn)、 2 個(gè) 20PIN 的擴(kuò)展接口，供 用戶(hù) 任意發(fā)揮 、 1 個(gè) FPGA 重配置按鍵 等芯片的 內(nèi)置信息 。 芯片最多可用的 I/O 腳 102 個(gè)，可用 RAM 總共有 24576Bits，最大可用 LE 個(gè)數(shù) 1728。 芯片 包含 33 萬(wàn)邏輯單元， 576 個(gè) 18*18 位硬件乘法器以及18MB 的片上存儲(chǔ)空間 ， 其規(guī)模相當(dāng)于 5 萬(wàn)門(mén)陣列，對(duì)應(yīng)的配置芯片為 EPC1。 由于漢明碼 碼 譯碼器的功能比較簡(jiǎn)單，因此 選用 低端 FPGA 芯片已經(jīng)足以實(shí)現(xiàn)所需功能，所以我們選擇 Altera 公司 Cyclone 系列 的 EP1C3T144C6， 下圖為芯片原理圖： 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 18 圖 31 EP1C3T144C6 原理圖 EP1C3T144C6 芯片 的處理數(shù)據(jù)的速度能達(dá)到 ns 級(jí)。 Altera 的主流 FPGA 分為兩大類(lèi)，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足一般的邏 輯設(shè)計(jì)要求，如 Cyclone， CycloneII；還有一種側(cè)重于高性能 ，容量大 的 應(yīng)用，如 Startix， StratixII 等，用戶(hù)可以根據(jù)自己實(shí)際應(yīng)用要求進(jìn)行選擇。 由于我們使用的是 Quartus II 軟件，所以選擇 Altera 公司 生產(chǎn)的芯片。 當(dāng)今世界主流 FPGA 芯片供應(yīng)商 有 Altera 公司、 Xilinx 公司、 Lattice 公司 、 Actel 公司 、 Atmel公司。 FPGA是現(xiàn)場(chǎng)可編程邏輯器件，不存在不同的 FPGA 芯片實(shí)現(xiàn)特定的功能，這完全取決于開(kāi)發(fā)者的程序編寫(xiě)。 選擇 FPGA 芯片主要是看 FPGA 片上資源是否能夠滿足你的軟件設(shè)計(jì)要求；還有就是成本，花了大筆錢(qián)買(mǎi)來(lái)的 FPGA 卻只用掉一半都不到的資源就有點(diǎn)浪費(fèi)，這種情況就可以把 FPGA 選的低端一些。目前市場(chǎng)上已有的 FPGA 器件生產(chǎn)廠家有 20 多個(gè)，而設(shè)計(jì)軟件除生產(chǎn)廠家自行研制的軟件外還有 50 多種。特別是在數(shù)字信號(hào)處理領(lǐng)域 中 得到了廣泛的應(yīng)用。隨著器件復(fù)雜性的增加，設(shè)計(jì)人員需要更精密復(fù)雜的工具，定位在 FPGA設(shè)計(jì)上的 EDA 工具也面臨著更大的發(fā)展契機(jī) 。 今天的 FPGA 提供大容量，超高速的性能，針對(duì)不同領(lǐng)域優(yōu)化的多平臺(tái) FPGA 以其革命性的能力促使 FPGA 技術(shù)加速進(jìn)入更多的應(yīng)用領(lǐng)域中，并大大縮短了產(chǎn)品的上市時(shí)間。對(duì)于數(shù)字時(shí)序邏輯系統(tǒng)，動(dòng)態(tài)可重構(gòu)FPGA 的意義在于其時(shí)序邏輯的發(fā)生是通過(guò)對(duì) FPGA 進(jìn)行局部的或全局的芯片邏輯的動(dòng)態(tài)重構(gòu)而實(shí)現(xiàn)的。隨著一些 ASIC 制造商提供具有可編程邏輯 的標(biāo)準(zhǔn)單元， FPGA 制造商重新對(duì)標(biāo)準(zhǔn)邏輯單元 產(chǎn)生 興趣。 FPGA 價(jià)格較低廉，能在現(xiàn)場(chǎng)進(jìn)行編程，但它們體積大、能力有限，而且功耗比ASIC 大。當(dāng)前具有 IP 內(nèi)核的系統(tǒng)級(jí)FPGA 的開(kāi)發(fā)主要體現(xiàn)在兩個(gè)方面：一方面是 FPGA 廠商將 IP 硬核 (指完成 設(shè)計(jì)的功能單元模塊 )嵌入到 FPGA 器件中，另一方面是大力擴(kuò)充優(yōu)化的 IP 軟核 (指利用 HDL 語(yǔ)言設(shè)計(jì)并經(jīng)過(guò)綜合驗(yàn)證的功能模塊 )，用戶(hù)可以直接利用這些預(yù)定義的、經(jīng)過(guò)測(cè)試和驗(yàn)證的 IP 核資源，有效地完成復(fù)雜的片上系統(tǒng)設(shè)計(jì)。 (2) 系統(tǒng)級(jí)高密度 FPGA： 隨著生產(chǎn)規(guī)模的提高，產(chǎn)品應(yīng)用成本的下降， FPGA 的應(yīng)用已經(jīng)不是過(guò)去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場(chǎng)集成，而是將它靈活地應(yīng)用于系統(tǒng)級(jí) (包括其核心功能芯片 )設(shè)計(jì)之中。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對(duì) FPGA 的低電壓、低功耗的要 求 日益迫切。 20xx 年 Altera 推出了 65nm 工藝的 StratixIII 系列芯片，其容量為 67200 個(gè) L E (Logic Element，邏輯單元 )， Xilinx 推出的 65nm工藝的 VitexVI系列芯片，其容量為 33792個(gè) Slices (一個(gè) Slices約等于 2 個(gè) L E)。FPGA 技術(shù)的發(fā)展趨勢(shì)為 [3]： (1) 大容量、低電壓、低功耗 FPGA ： 大容 量 FPGA 是市場(chǎng)發(fā)展的焦點(diǎn)。且除了單純數(shù)字邏輯性質(zhì)的可程序邏輯裝置外，混訊、模擬性質(zhì)的可程序邏輯裝置也展露了頭角，例如 Cypress Semiconductor 的 PSoC(Programmable SystemonChip)即具有可組態(tài)性的混訊電路，或如 Actel 公司也提出可程序化的混訊芯片： Fusion，或者也有業(yè)者提出所謂的現(xiàn)場(chǎng)可程序化模擬數(shù)組 (Field Programmable Analog Array； FPAA)等，相信這些都能為可程序化芯片帶來(lái)更多的發(fā)展動(dòng)能。言下之意就是，除此之外第三家 FPGA 業(yè)者，很難有竄頭的機(jī)會(huì) [12]。 FPGA 的發(fā)展 趨勢(shì) 了解 FPGA 的近年來(lái)發(fā)展后，最后也必須了解一下 FPGA 業(yè)者的發(fā)展趨勢(shì)，事實(shí)上90 年代后期 FPGA 市場(chǎng)就已經(jīng)過(guò)一番激烈整合，許多業(yè)者不是退出 PLD(可程序化邏輯裝置 )市場(chǎng)，就是出售其 PLD 業(yè)務(wù)部門(mén)，或?qū)?PLD 業(yè)務(wù)部門(mén)分立成獨(dú)立公司，或購(gòu)并等。從總的來(lái)看，現(xiàn)在的FPGA 的性能相當(dāng)于 時(shí)代的門(mén)列陣，還沒(méi)有達(dá)到固定標(biāo)準(zhǔn)結(jié)構(gòu)程序階段，也可以說(shuō)正處于從單一型供貨向多種供貨的轉(zhuǎn)折期。 從工藝上 來(lái)看，目前正處于從 向 過(guò)度時(shí)期。從器件的速度來(lái)看，已制成了 80MHz 時(shí)鐘頻率的高速器件， FPGA 的速度已不再成為選擇的障礙。此外， FPGA 企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來(lái)越苛刻的低功耗需求。在這種情況下， FPGA 企業(yè)也開(kāi)始了相應(yīng)的轉(zhuǎn)型，以適應(yīng)新的發(fā)展需求 [12]。在許多新興和快速成長(zhǎng)的市場(chǎng)上， FPGA 作為核心器件 也 被廣泛采用。 由于 FPGA 的這些特性，使得 近 5 年來(lái)， FPGA 的應(yīng)用已經(jīng)從過(guò)去通信基礎(chǔ)設(shè)備這一非常窄的領(lǐng)域迅速擴(kuò)展到了今天非常廣泛的應(yīng)用領(lǐng)域。 （ 4）使用靈活 FPGA 內(nèi)部有豐富的觸發(fā)器、輸入輸出引線，每個(gè)引線可具有不同的功能，所以使用非常 的 靈活。 （ 2）降低開(kāi)發(fā)費(fèi)用 因?yàn)?FPGA 具有可測(cè)性及重復(fù)編程能力，如果產(chǎn)品 在出廠前發(fā)現(xiàn)了程序上的錯(cuò)誤，可隨時(shí)修改，擦除重作，更準(zhǔn)確地完成設(shè)計(jì)，不會(huì)導(dǎo)致產(chǎn)品的報(bào)廢，另外， FPGA 母片在出廠時(shí)可進(jìn)行 100%的測(cè)試，因此用戶(hù)幾乎不需負(fù)擔(dān) “ NRE” （非循環(huán)工程）的費(fèi)用。就一般而言，要實(shí)現(xiàn)相同的功效電路，用 FPGA 實(shí)現(xiàn)的功耗用電是 ASIC 的 15 倍之高。特別是 LSI Logic(巨積科技 )、 NEC Electronics(NEC 電子 )等大廠紛紛退出后，結(jié)構(gòu)化 ASIC 的推行氣勢(shì)就更為薄弱 [9]。 正因如此，近年來(lái) FPGA 不斷搶食 ASIC 市場(chǎng)，迫使 ASIC 業(yè)者不得不推出策略因應(yīng)，最顯著的策略就是提出結(jié)構(gòu)化 ASIC(Structured ASIC) ，或者也稱(chēng)為平臺(tái)化ASIC(Platform ASIC)，結(jié)構(gòu)化 /平臺(tái)化 ASIC，期望通過(guò)減少重新開(kāi)設(shè)的掩 膜數(shù)、減少電路修改成本及時(shí)間，使芯片可以更早上市。不過(guò)如前所述的，在愈來(lái)愈多芯片無(wú)法用開(kāi)設(shè)掩膜 的 模式 生產(chǎn) 后 ，這些芯片 又想 上市，就只好以 FPGA 模式來(lái)生產(chǎn)。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 14 3 FPGA 的簡(jiǎn)介 FPGA 的 發(fā)展歷程 FPGA 并非是近 幾 年來(lái)才有的， FPGA 一詞于 1984 年就已經(jīng)出現(xiàn)，至今已經(jīng)超過(guò)20 年以上的時(shí)間，不過(guò)過(guò)去十多年內(nèi) FPGA 都未受到太多的重視，原因是 FPGA 的功耗用電、電路密度、頻率效能、電路成本等都不如 ASIC， 而 在這十多年內(nèi)， FPGA 多半只用在一些特殊 的 領(lǐng)域，例如芯片業(yè)者針對(duì)新產(chǎn)品測(cè)試市場(chǎng)反應(yīng)，即便初期產(chǎn)品未 能達(dá) 到 量產(chǎn)規(guī)模，也能先以 FPGA 制成產(chǎn)品 進(jìn)行 測(cè)試?？梢栽诓煌橄髮哟紊蠈?duì)電路進(jìn)行描述。對(duì)于復(fù)雜的設(shè)計(jì)，如果用門(mén)級(jí)原理圖來(lái)表達(dá)，幾乎是無(wú)法理解的。與門(mén)級(jí)電路圖相比，能夠?qū)﹄娐愤M(jìn)行更加簡(jiǎn)明扼要的描述?？梢院苋菀椎膶?duì) RTL級(jí)描述進(jìn)行優(yōu)化和修改，這樣可以在初期發(fā)現(xiàn)和排除絕大多數(shù) 的 設(shè)計(jì)錯(cuò)誤，大大降低了在設(shè)計(jì)后期的門(mén)級(jí)網(wǎng)表和版圖上出錯(cuò)的可能性，避免設(shè)計(jì)過(guò)程的反復(fù)，縮短了設(shè)計(jì)周期。 這 種 設(shè)計(jì) 使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段，可以不必過(guò)多 得 考慮門(mén)級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件即可。邏輯綜合工具可以將設(shè)計(jì)自動(dòng)轉(zhuǎn)換成任意一種制造工藝版圖。在中國(guó)很多集成電路設(shè)計(jì)公司都采用 Verilog，但 VHDL 也有一定的市場(chǎng)。一般認(rèn)為 Verilog 在系統(tǒng)級(jí)抽象方面要比 VHDL 略差 一些， 但 在門(mén)級(jí)開(kāi)關(guān)電路描述方面要強(qiáng)的多。 通過(guò) Verilog HDL 和 VHDL 比較來(lái)看出 Verilog 語(yǔ)言的優(yōu)勢(shì)。而其他語(yǔ)言設(shè)計(jì)相對(duì)要難一點(diǎn)，像 VHDL 語(yǔ)言，它不是很直觀，需要有 Ada 編程基礎(chǔ)，至少 需 要半年以上的專(zhuān)業(yè)培訓(xùn)才能掌握。 Verilog 的語(yǔ)言?xún)?yōu)勢(shì) Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設(shè)計(jì)群體，成熟的資源也比其他語(yǔ)言豐富。 ^ ^ ~ | amp。（ 4）結(jié)構(gòu)說(shuō)明語(yǔ)句常用 的 有四種。 forever語(yǔ)句是可以連續(xù)執(zhí)行的循環(huán)語(yǔ)句； repeat語(yǔ)句是可以連續(xù)執(zhí)行一條語(yǔ)句 n次； while語(yǔ)句是執(zhí)行一條語(yǔ)句直到某個(gè)條件不滿足。 case語(yǔ)句是一種多分支語(yǔ)句，可直接處理多分支選擇。 if語(yǔ)句的表達(dá)式一般是邏輯表達(dá)式或關(guān)系表達(dá)式。 還有一種是阻塞賦值（ blocking） （如 b=a） ， 同一 block內(nèi)，后一語(yǔ)句的執(zhí)行必須等到前一語(yǔ)句執(zhí)行完才能執(zhí)行， 賦值語(yǔ)句執(zhí)行完后 ， 塊才結(jié)束 ， b的值在賦值語(yǔ)句執(zhí)行完后立刻就改變 。下表為 各運(yùn)算符的優(yōu)先級(jí)別 ： 圖 25 各運(yùn)算符的優(yōu)先級(jí)別 最后， 在編寫(xiě) Verilog HDL程序是還需要 各種的語(yǔ)句。 每種運(yùn)算符的優(yōu)先級(jí)別 各不相同 ， 優(yōu)先級(jí)從上到下依次遞減，最上面具有最高的優(yōu)先級(jí) 。 || 等），關(guān)系運(yùn)算符（ ， 等 ），大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 12 等式運(yùn)算符（ = =， ！ = 等 ），移位運(yùn)算符（ , 等 ），位拼接運(yùn)算符 ，縮減運(yùn)算符等 [14]。 ~ 等），邏輯運(yùn)算符（ amp。 其次，在編寫(xiě) Verilog HDL程序 是還需要各種的運(yùn)算符。數(shù)組中的每一個(gè)單元通過(guò)一個(gè)數(shù)組索引進(jìn)行尋址。 memory 型是 通過(guò)擴(kuò)展 reg 型數(shù)據(jù)的地址范圍來(lái)生成 的 。 reg 型數(shù)據(jù)常用來(lái)表示always 模塊內(nèi)的指定信號(hào)，常代表觸發(fā)器。寄存器是數(shù)據(jù)儲(chǔ)存單元的抽象。 wire 型信號(hào)可以用作任何方程式的輸入，也可以用作 “ assign” 語(yǔ)句或?qū)嵗妮敵?。 wire 型數(shù) 據(jù)常用來(lái)表示以 assign 關(guān)鍵字指定的組合邏輯信號(hào)。 wire 型的變量不能儲(chǔ)存值，而且它必須受到驅(qū)動(dòng)器或連續(xù)賦值語(yǔ)句 assign 的驅(qū)動(dòng)。 變量 是 在程序運(yùn)行過(guò)程中其值 是 可以改變的量 ， 在 Verilog HDL 中變量的數(shù)據(jù)類(lèi)型有很多種 ，我們這里主要介紹三種： wire 型變量、 reg 型變量和 memory 型變量。 采用標(biāo)識(shí)符 來(lái) 代表一個(gè)常量 ，這樣 可提高程序的可讀性和可維護(hù)性。 在程序運(yùn)行過(guò)程中 ,其值不能被改變的量稱(chēng)為常量。 每個(gè)Verilog