【正文】 教研室 主任 石桂名 完成日期 20xx年 6 月 28 日 摘 要 在數(shù)字通訊 的 系統(tǒng) 中，數(shù)字信號在傳輸 的 過程中容易受到干擾，造成碼元 波形破壞，使 得 接收端接收到的信號發(fā)生錯誤 的 判決。 這 時 就 需 求我們 去 尋找一種 辦法 ，能夠 在確保通信系統(tǒng)的可靠性與高效性的基礎上 來 減少數(shù)據(jù)傳輸過程中的誤比特率。 信道 編碼涉及到的內容也 十分 廣泛，前身糾錯編碼（ FEC）、線性分組碼（漢明碼、循環(huán)碼）、理德 所羅門碼（ RS 碼）、 FIRE 碼、交織 碼、卷積碼、 TCM 編碼、 Turbo 碼等都是 信道 編碼的研究范疇 [11]。 主要研究漢明碼 編 、譯 碼的原理和方法， 基于 FPGA 使用 EDA 開發(fā) 軟件 Quartus II 上實現(xiàn) 漢明碼 譯碼器的設大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 3 計 。 本次畢業(yè)設計實現(xiàn)的核心技術即為 EDA 相關技術。 QuartusⅡ 設計完全支持 VHDL、 Verilog的設計流程，其內部嵌有 VHDL、 Verilog 邏輯綜合器。 ? ：將選中的內容剪切到剪貼板。 ? ：保存工程內所有打開的仿真器輸入文件，并啟動仿真器。與其它 EDA 軟件相比較 Quartus II 軟件 的特點主要包括 : (1) 可利用原理圖、結構框圖、 Verilog HDL、 AHDL 和 VHDL 完成電路描述，并將其保存為設計實體文件。 1985 年 Moorby 推出它的第三個商用仿真器 VerilogXL， 獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣 和 應用。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中 顯示 進行時序建模 [14]。 （ 6） 設計的規(guī)?？梢允侨我獾?，語言不對設計的規(guī)模（大小）施加任何限制。不過， Verilog 與 C 語言還是存在許多差別。 參數(shù) 型數(shù)據(jù)是一種常數(shù)型的數(shù)據(jù) ， 用 參數(shù) 來定義常量 ， 即用 參 數(shù) 來定義一個標識符代表一個常量 ， 稱為符號常量 。由于 Verilog HDL 通過對reg 型變量建立數(shù)組來對存儲器建模，可以描述 RAM 型存儲器， ROM 存儲器和 reg 文件。另一種是 case語句。目前在美國，高層次數(shù)字系統(tǒng)設計領域中，應用 Verilog 和 VHDL 的比率 分別 是 80％和 20％；日本和臺灣 與 美國差不多； 但 在歐洲 VHDL 發(fā)展的比較好。 有些芯片設計公司承接了 一些 小型的設計項目 ， 在量產規(guī)模不足 的情況 下也一樣使用 FPGA，或如政府、軍方的特殊要求，不期望使用開放的芯片與電路，也會傾向使用FPGA。無線通信、工業(yè)、科學及測量、醫(yī)療設備、音視頻廣播、汽車、計算、存儲應用和快速發(fā)展的消費品市場，都成為 FPGA 業(yè)務發(fā)展的重點領域。 FPGA 技術正處于高速發(fā)展時期，新型芯片的規(guī)模越來越大，成本也越來越低，低端的 FPGA 已逐步取代了傳統(tǒng)的數(shù)字元件，高端的 FPGA 不斷在爭奪 ASIC 的市場份額。動態(tài)可重構 FPGA 在器件編程結構上具有專門的特征，其內部邏輯大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 17 塊和內部連線的改變，可以通過讀取不同的 SRAM 中的數(shù)據(jù)來直接實現(xiàn)這樣的邏輯重構，時間往往在納秒級，有助于實現(xiàn) FPGA 系統(tǒng)邏 輯功能的動態(tài)重構。 Altera 作為世界老牌可編程邏輯器件的廠家，是可編程邏輯器件的發(fā)明者，開發(fā)軟件 為 MAX+PLUSII 和 QuartusII。首先，線性碼比非線性碼更容易編碼和譯碼。干擾不僅使原代碼的每一位 ( 比特 )可能出錯，而且附加糾錯位 ( 比特 )也可能出錯，故 “ 一個差錯 ” 的情況共有 種，加上 “ 正常 ” 狀態(tài)共有 種狀態(tài)，而 r 比特的附加糾錯位要能分辨這 種狀態(tài)。線性分組碼是一類重要的糾錯碼， 它 應用很廣泛。不同的 FPGA 區(qū)別即在于所支持的功能有 多有少，資源有多有少而已 [10]。正因如此， FPGA 和 ASIC 正在互相融合，取長補短。 時至今日， FPGA 市場的主要業(yè)者僅剩數(shù)家，包括 Altera、 Xilinx(賽靈思，過去稱為：智霖科技 )、 Actel、 Atmel、 Lattice、 Quick Logic 等，不過 20xx 年 11 月 Quick Logic也確定淡出 FPGA 市場，并轉進發(fā)展 CSSP(Customer Specific Standard Product)： Altera與 Xilinx 已經成為 FPGA 領域的「可口可樂」與「百事可樂」。 （ 5） FPGA 器件采用高速（ HCMOS）工藝，功耗低且可與 CMOS、 TTL 電平兼容。 (4)Verilog 是一種通用的硬件描述語言，易學易用。 還有 Verilog HDL 允許對同一個電路進行不同抽象層次的描述，包括開關級、門級、 RTL 級或者行為級描述電路； Verilog HDL 不僅 可以設計電路，也可以描述電路的激勵，用于電路的驗證； Verilog HDL 是 IEEE 標準，得到絕大多數(shù) EDA 工具的支持； Verilog HDL 設計 具有 工藝無關性， 適合 綜合 設計 ；有大量的單元庫資源； Verilog HDL 類似編程，有利于開發(fā)調試，在設計前期就可以完成電路功能驗證，減少費用和時間； Verilog HDL 與 C 語言有 PLI 接口，設計者可以通過編寫增加的 C 語言代碼來訪問 Verilog 內部數(shù)據(jù)結構，擴展語言的功能 等。 （ 1） 賦值語句有兩種，一種是 非阻塞賦值（ non_blocking）（如 ） ，同一個 always塊內的 賦值語句操作可以同時進行，只有塊結束后才完成賦值操作， b的值不會立即改變。通過賦值語句可以改變寄存器的值，其作用相當于改變觸發(fā)器存儲器的值。 Verilog HDL 結構完全嵌在 module 和endmodule 聲明語句之間， 每個模塊實現(xiàn)特定的功能，模塊是可以進行層次嵌套的。 （ 17） 可描述順序執(zhí)行或并行執(zhí)行的程序結構，并且提供了條件、 ifelse、 case、循環(huán)程序結構。 （ 3） 允許用戶定義基元（ UDP），這種方式靈活有效，用戶定義的基元既可以是組合邏輯也可以是時序邏輯。 （ 4） 門級 (gatelevel):描述邏輯門以及邏輯門之間的連接的模型。 (13)能生成第三方 EDA 軟件使用的 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 Quartus平臺與 Cadence、 Exemplar Logic、 Mentor Graphics、Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。 ? ：將工程名設置為和當前文件名一樣。 Quartus II 軟件的工作環(huán)境如 圖 22 所示 ： 圖 22 Quartus II 管理器窗口 圖 23 Quartus II 工具欄 工具按鈕 層次結構顯示 信息提示窗口 工作區(qū) 菜單欄 大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 7 表 21 工具欄 各按鈕的基本功能 ? ：建立一個新的圖形、文本、波形或是符號文件。 QuartusⅡ 的軟件介紹 QuartusⅡ是 Altera 公司提供的 FPGA/CPLD 集成開發(fā)軟件， Altera 是世界上最大的可編程邏輯器件供應商之一。 現(xiàn)在對 EDA 的概念或范圍用得很寬 ， 包括在機械、電子、通信、航空航天、化工、礦產、生物、醫(yī)學、軍事等各個領域，都有 EDA 的應用 [1]。 EDA 技術的發(fā)展和推廣應用，對高校電子技術課程 的 教學思想、教學方法和教學目標產生 了 深遠 的影響， 是 電子、信息、通信、電氣等電類相關專業(yè)的基礎學科。 在信 道中傳輸該碼字，如果錯誤 了 發(fā)生，信息碼元和冗余碼元之間相互制約 的關系就 將 會被破壞 [1]。 in the meantime, according to its requirement, select a FPGA chip and external ponents, finally create the hardware entity, bine the theory with practice. Key words： Hamming Decoder FPGA Verilog language QuartusII 目 錄 1 前 言 ............................................................. 1 選題背景 ........................................................... 1 本課題的研究意義 ................................................... 2 本 課題研究目標 及主要任務 ........................................... 2 本 課題可行性分析 ................................................... 3 2 EDA的基礎知識 與集成運行 環(huán)境 ..................................... 4 EDA 概念 .......................................................... 4 QuartusⅡ 的軟件介紹 ............................................... 5 Verilog 的簡介 ...................................................... 8 Verilog 的主要功能 ............................................ 10 Verilog 的基 礎 語法 ............................................ 10 Verilog 的 語言優(yōu)勢 ............................................ 13 3 FPGA的簡介 ....................................................... 14 FPGA 的 發(fā)展歷程 .................................................. 14 FPGA 的 產品特性及發(fā)展現(xiàn)狀 ........................................ 14 FPGA 的發(fā)展 趨勢 .................................................. 15 FPGA 的 硬件介紹 .................................................. 17 4 漢明碼 譯碼 系統(tǒng)模塊設計與實現(xiàn) .................................... 19 漢明碼的原理 ...................................................... 19 漢明碼的定義 ................................................. 19 漢明碼的 監(jiān)督矩陣 H ........................................... 21 漢明碼的生成矩陣 G ........................................... 22 漢明碼的 校正子（伴隨式） S.................................... 22 漢明碼的譯碼器設計 ................................................ 24 譯碼器的流程圖設計 ........................................... 25 譯碼 器的代碼設計 ............................................. 25 譯碼 器的 仿真，調試與分析 ..................................... 27 基于 FPGA 的 漢明碼譯碼器硬件設計 ................................. 30 結 論 ............................................................... 32 謝 辭 ............................................................... 33 參考文獻 ........................................