【正文】 tor(4 downto 0)。entity sync is port( clk : in std_logic。 begin temp_g := new_g。entity gray is port( clk : in std_logic。（2）由于異步FIFO電路主要表現(xiàn)為接口電路，輸入的異步時(shí)鐘和數(shù)據(jù)隊(duì)列一般工作于ns級而且具有很強(qiáng)的通用性，大部分的異步FIFO電路的相關(guān)資料都只對設(shè)計(jì)電路的硬件邏輯功能進(jìn)行了時(shí)序仿真，而沒有設(shè)計(jì)實(shí)物電路進(jìn)行硬件仿真測試。一段時(shí)間后異步FIFO電路間歇性處于讀空狀態(tài)，但始終不處于寫滿狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會有一定的延時(shí)。當(dāng)文件下載完成后，核心板已可以實(shí)現(xiàn)調(diào)試電路的功能。8 bit偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊的VHDL設(shè)計(jì)程序見附錄。開發(fā)板電路的（1819，AC）區(qū)域引腳為寫時(shí)鐘輸入引腳，（0809，AC）區(qū)域引腳為讀時(shí)鐘輸入引腳，（26，MO）區(qū)域引腳為Vcc引腳，（1314，H）區(qū)域引腳為控制信號輸入引腳，（01，MO）區(qū)域引腳為接地引腳，（2426，WD（右））區(qū)域引腳為輸入數(shù)據(jù)引腳，（1819，CE（右））區(qū)域引腳為寫滿狀態(tài)（full）引腳，（0809，CE（右））區(qū)域引腳為讀空狀態(tài)（empty）引腳，（0103，WD（右））區(qū)域引腳為輸出數(shù)據(jù)引腳。圖43 寫操作功能時(shí)序仿真測試波形 讀操作功能時(shí)序仿真與測試對于讀操作功能的時(shí)序仿真測試波形如圖44所示。然后選擇Cyclone II器件和VHDL文件格式，輸入RAM存放路徑和模塊名。本課題設(shè)計(jì)的異步FIFO存儲深度為128 bit，那么讀寫指針應(yīng)有4個(gè)地址位，本設(shè)計(jì)使用5 bit的讀寫指針，其最高位作為額外增加的狀態(tài)標(biāo)志位，剩下的低4位為地址位。n位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼的法則為：Bn = Gn，Bi = Gi⊕Bi+1 (i≠n)，其中G表示格雷碼，B標(biāo)志自然二進(jìn)制碼。 異步FIFO驗(yàn)證方案根據(jù)異步FIFO的基本原理和本課題的設(shè)計(jì)方案，若所設(shè)計(jì)的異步FIFO電路能實(shí)現(xiàn)如下預(yù)期設(shè)計(jì)功能，則該異步FIFO電路符合設(shè)計(jì)要求。讀時(shí)鐘讀地址讀控制讀數(shù)據(jù)寫地址寫控制寫數(shù)據(jù)雙端口RAM寫地址產(chǎn)生邏輯讀地址產(chǎn)生邏輯同步電路空滿標(biāo)志產(chǎn)生邏輯寫時(shí)鐘復(fù)位圖22 異步FIFO基本結(jié)構(gòu)圖由結(jié)構(gòu)圖可以看出該系統(tǒng)為環(huán)狀結(jié)構(gòu)，存在兩個(gè)完全獨(dú)立的時(shí)鐘域——寫時(shí)鐘域和讀時(shí)鐘域。它的數(shù)據(jù)讀寫速度可達(dá)到200 MHz， ns，可以通過最多八個(gè)器件的連接來實(shí)現(xiàn)容量深度的擴(kuò)展和隊(duì)列擴(kuò)展[6]?；贔PGA的異步FIFO具有現(xiàn)場可編程，容量改動性大，速度快，實(shí)現(xiàn)簡單，開發(fā)時(shí)間快，生產(chǎn)周期短，可移植性好的優(yōu)點(diǎn)。由于在異步電路中，時(shí)鐘間的周期和相位完全獨(dú)立，以及亞穩(wěn)態(tài)問題的存在，數(shù)據(jù)傳輸時(shí)的丟失率不為零，如何實(shí)現(xiàn)異步信號同步化和降低亞穩(wěn)態(tài)概率以及正確判斷FIFO的儲存狀態(tài)成為了設(shè)計(jì)異步FIFO電路的難點(diǎn)。本課題介紹了一種基于FPGA設(shè)計(jì)高速可靠的異步FIFO電路的方法。第三章為模塊設(shè)計(jì)與實(shí)現(xiàn)，主要介紹了異步FIFO的模塊組成及各模塊的功能和原理，并利用VHDL硬件描述語言，通過Quartus II軟件對各模塊進(jìn)行了編寫和仿真。在數(shù)字電路中，觸發(fā)器必須滿足建立和保持的時(shí)間要求，然而在實(shí)際電路中，電路的外部輸入和內(nèi)部時(shí)鐘完全獨(dú)立，存在很大可能性出現(xiàn)不滿足建立和保持的時(shí)間要求的情況，另外，由于在電路內(nèi)部的兩個(gè)毫無關(guān)系的時(shí)鐘域之間進(jìn)行信號傳遞，也可能出現(xiàn)不滿足建立和保持的時(shí)間要求的情況。另外，為了準(zhǔn)確的判斷存儲器的空滿狀態(tài)，本課題使用5 bit的格雷碼計(jì)數(shù)器，這在后面的空滿標(biāo)志產(chǎn)生模塊章節(jié)有詳細(xì)介紹。由于同步FIFO讀寫操作同時(shí)進(jìn)行，所以存儲器始終處于非空和非滿的狀態(tài)，讀寫操作可以一直進(jìn)行。 when (wr_addr(4 downto 0) = rd_addr(4 downto 0))由于空滿標(biāo)志是通過比較同步后的讀寫指針產(chǎn)生的，那么就可能出現(xiàn)這樣的情況：當(dāng)同步寫指針時(shí)，實(shí)際的寫指針可能已經(jīng)發(fā)生了變化，這意味著此時(shí)的寫指針可能是一個(gè)無用的值。圖39 雙端口RAM外部接口第4章 時(shí)序仿真與實(shí)現(xiàn) 模塊整合本課題采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)異步FIFO電路，該系統(tǒng)被分為同步模塊、格雷碼計(jì)數(shù)模塊、格雷碼∕自然碼轉(zhuǎn)換模塊、空滿標(biāo)志產(chǎn)生模塊和雙端口RAM幾部分，上一章節(jié)已經(jīng)完成了各模塊的編寫及時(shí)序仿真測試。對于圖46，將系統(tǒng)復(fù)位端置1，將讀寫使能均置位，一段時(shí)間后異步FIFO間歇性處于寫滿狀態(tài)，但始終不處于讀空狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會有一定的延時(shí)。表51 異步FIFO電路引腳分配表圖53 異步FIFO端口引腳分配完成 調(diào)試電路設(shè)計(jì) 調(diào)試電路介紹完成引腳分配后，按照引腳相應(yīng)的功能設(shè)計(jì)，使用杜邦線將外設(shè)電路板與核心板連接，連接完成后的異步FIFO電路硬件實(shí)物如圖54所示。表52 調(diào)試電路引腳分配表圖57 調(diào)試電路引腳分配完成 調(diào)試電路硬件仿真因?yàn)榇穗娐分贿M(jìn)行調(diào)試，所以下載程序時(shí)使用JTAG接口。該仿真波形表明所設(shè)計(jì)的異步FIFO硬件電路的復(fù)位鍵能控制系統(tǒng)的全局操作，復(fù)位功能達(dá)到了預(yù)期的設(shè)計(jì)要求。圖514和圖515的硬件仿真波形表明所設(shè)計(jì)的異步FIFO硬件電路的整體功能達(dá)到了預(yù)期的設(shè)計(jì)要求。從畢業(yè)設(shè)計(jì)開始之初，秦老師就給我們分析了課題思想并給我們分發(fā)了所需要的器材和相關(guān)芯片資料，而且還結(jié)合實(shí)際給我們擬定了畢業(yè)設(shè)計(jì)的計(jì)劃進(jìn)度安排，這在畢業(yè)設(shè)計(jì)指導(dǎo)教師中是絕無僅有的，我對此感到十分榮幸。039。 exit。 end if。 end process。use 。architecture bhv of shuiji issignal t : std_logic。end。use 。039。 temp_n(4) := temp_g(4)。end sync。 end loop。end?？梢钥紤]修改設(shè)計(jì)程序，焊接兩個(gè)旋轉(zhuǎn)按鈕，通過對按鈕旋轉(zhuǎn)，能產(chǎn)生任意頻率和相位的讀寫時(shí)鐘信號。同樣對于圖515，將1號撥碼開關(guān)置1，2號撥碼開關(guān)置1，復(fù)位鍵不按下。根據(jù)調(diào)試電路的引腳分配情況，通過杜邦線將調(diào)試電路和異步FIFO硬件電路連接在一起后組成的異步FIFO功能測試電路實(shí)物如圖510所示，其中上面的核心板和外設(shè)電路板一起組成異步FIFO硬件電路，下面的核心板為調(diào)試電路板。從仿真波形可以看出該調(diào)試電路能準(zhǔn)確有效的生成兩個(gè)異步時(shí)鐘信號和寬度為8 bit的偽隨機(jī)數(shù)據(jù)隊(duì)列，其時(shí)序仿真結(jié)果達(dá)到設(shè)計(jì)要求。本設(shè)計(jì)使用Quartus II Planner工具欄分配電路引腳，分配完成后的引腳如表51所示。圖44 讀操作功能時(shí)序仿真測試波形 異步FIFO電路整體功能軟件仿真與測試對于異步FIFO電路整體功能的時(shí)序仿真測試波形如圖45和圖46所示，其中圖45的輸入的讀時(shí)鐘頻率是寫時(shí)鐘頻率的2倍，圖46的輸入的寫時(shí)鐘頻率是讀時(shí)鐘頻率的2倍。（4） 雙端口RAM的存儲深度選擇128 bit，數(shù)據(jù)線寬度選擇8 bit?？諠M狀態(tài)的行為描述如下：full = 39。圖35 格雷碼∕自然碼轉(zhuǎn)換模塊圖36 格雷碼∕自然碼轉(zhuǎn)換模塊仿真波形 空滿標(biāo)志產(chǎn)生模塊空滿標(biāo)志產(chǎn)生模塊是整個(gè)異步FIFO系統(tǒng)的核心部分，該模塊設(shè)計(jì)的好壞直接決定了該異步FIFO的性能。 驗(yàn)證讀操作功能系統(tǒng)復(fù)位后，將讀使能置位，寫使能復(fù)位，則系統(tǒng)只能進(jìn)行讀操作讀取數(shù)據(jù)，由于雙端口RAM存儲器存儲單元數(shù)據(jù)被讀空，異步FIFO應(yīng)該始終處于讀空狀態(tài)，數(shù)據(jù)輸出始終不變?？諠M標(biāo)志產(chǎn)生邏輯通過比較同步后的讀寫地址來產(chǎn)生空滿標(biāo)志信號，同時(shí)，產(chǎn)生的空滿標(biāo)志信號又和輸入的讀寫使能信號一起控制讀寫時(shí)鐘域進(jìn)行讀寫操作。在大部分的EDA軟件中，都是通過綜合器來完成對EDA等硬件語言的編譯的，綜合器將硬件描述語言的描述轉(zhuǎn)變?yōu)槲锢砜蓪?shí)現(xiàn)的電路形式，由于FIFO是基于RAM結(jié)構(gòu)的，大部分的參考資料都是建立在數(shù)組存取的基礎(chǔ)上對FIFO進(jìn)行描述的，然而綜合器對數(shù)組的綜合一般是將其轉(zhuǎn)變?yōu)榧拇嫫鞯慕Y(jié)構(gòu)，這帶來的缺陷是綜合后的結(jié)構(gòu)會非常龐大，造成在大容量的FIFO設(shè)計(jì)時(shí)，會產(chǎn)生大量面積的浪費(fèi)，甚至無法集成。異步FIFO（First In First Out）是解決這個(gè)問題的一個(gè)簡單有效的方案。江蘇科技大學(xué)本 科 畢 業(yè) 設(shè) 計(jì)（論文）學(xué) 院 專 業(yè) 學(xué)生姓名 班級學(xué)號 指導(dǎo)教師 二零壹叁年六月江蘇科技大學(xué)本科畢業(yè)論文基于FPGA的異步FIFO設(shè)計(jì)Asynchronous FIFO design based on FPGA江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文）摘 要在現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)往往包含多個(gè)時(shí)鐘，如何進(jìn)行異步時(shí)鐘間的數(shù)據(jù)傳輸成為了一個(gè)很重要的問題。異步FIFO是一種先進(jìn)先出電路，常用來緩存數(shù)據(jù)和容納異步信號間的周期和相位差異，使用異步FIFO可以在兩個(gè)不同的時(shí)鐘系統(tǒng)之間進(jìn)行快速準(zhǔn)確的實(shí)時(shí)數(shù)據(jù)傳輸。 本課題主要研究內(nèi)容本課題基于FPGA技術(shù)，在Cyclone II系列的EP2C5T144C8N芯片的基礎(chǔ)上，選用Quartus II軟件利用VHDL 硬件描述語言進(jìn)行邏輯描述，并采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)了一個(gè)RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的異步FIFO電路，并對其功能進(jìn)行了時(shí)序仿真和硬件仿真驗(yàn)證。 異步FIFO設(shè)計(jì)難點(diǎn)異步FIFO設(shè)計(jì)存在兩個(gè)難點(diǎn)：一是如何同步異步信號，降低亞穩(wěn)態(tài)發(fā)生概率；二是如何正確產(chǎn)生存儲器的空滿標(biāo)志[8]。 驗(yàn)證異步FIFO電路整體功能系統(tǒng)復(fù)位后，將讀寫使能均置位，系統(tǒng)能同時(shí)進(jìn)行讀寫操作?？諠M標(biāo)志產(chǎn)生的基本原則是無論在什么情況下，都不會出現(xiàn)存儲器對同一存儲地址同時(shí)進(jìn)行讀寫操作的情況，也就是存儲器寫滿后不產(chǎn)生溢出，讀空后不進(jìn)行多讀[2]。139。（5） 設(shè)置完存儲深度和數(shù)據(jù)寬度后進(jìn)入時(shí)鐘設(shè)置界面，選擇獨(dú)立的讀寫時(shí)鐘，并添加讀使能。對于圖45，將系統(tǒng)復(fù)位端置1，將讀寫使能均置位，一段時(shí)間后異步FIFO間歇性處于讀空狀態(tài)，但始終不處于寫滿狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會有一定的延時(shí)。其中rst引腳分配為144引腳，其對應(yīng)為核心板的自帶按鍵，本設(shè)計(jì)使用此按鍵作