【正文】 方法設(shè)計(jì)了一個(gè)RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的異步FIFO電路，并對其功能進(jìn)行了時(shí)序仿真和硬件仿真驗(yàn)證。 存在問題 國內(nèi)外設(shè)計(jì)FIFO時(shí)，通常使用兩種方法，一是利用可編程邏輯器件來構(gòu)造FIFO(如Xilinx公司)，二是利用Verilog、VHDL等硬件描述語言來對FIFO的功能結(jié)構(gòu)進(jìn)行描述[6]。它的數(shù)據(jù)讀寫速度可達(dá)到200 MHz， ns，可以通過最多八個(gè)器件的連接來實(shí)現(xiàn)容量深度的擴(kuò)展和隊(duì)列擴(kuò)展[6]。美國IDT公司已經(jīng)推出運(yùn)行速度高達(dá)225MHz，可在業(yè)內(nèi)各種配置下實(shí)現(xiàn)業(yè)內(nèi)最大數(shù)據(jù)流量高達(dá)9 Mb的FIFO系列。目前，為了更大的提高芯片容量，其內(nèi)部存儲單元使用動態(tài)RAM代替靜態(tài)RAM，并在芯片內(nèi)部集成刷新電路，通過內(nèi)部仲裁單元控制器件的讀寫及自動刷新操作。由于采用RAM結(jié)構(gòu)，數(shù)據(jù)從寫入到讀出的延遲時(shí)間將大大縮短。 國內(nèi)外研究現(xiàn)狀及存在的問題 研究現(xiàn)狀在20世紀(jì)80年代早期對FIFO存儲器的容量和速度需求都很低，所以那時(shí)的FIFO芯片是基于移位寄存器的中規(guī)模集成（MSI）器件，由于這種芯片在容量不會太大，所以其速度也不可能很快。異步FIFO用在異步時(shí)鐘數(shù)據(jù)接口部分，由于異步時(shí)鐘間的頻率和相位完全獨(dú)立，數(shù)據(jù)傳輸時(shí)的丟失率不為零，如何降低數(shù)據(jù)丟失率，設(shè)計(jì)一個(gè)高速可靠的異步FIFO便成為了一個(gè)難點(diǎn)。異步FIFO是一種先進(jìn)先出電路，常用來緩存數(shù)據(jù)和容納異步信號間的周期和相位差異，使用異步FIFO可以在兩個(gè)不同的時(shí)鐘系統(tǒng)之間進(jìn)行快速準(zhǔn)確的實(shí)時(shí)數(shù)據(jù)傳輸。如何在異步時(shí)鐘間進(jìn)行數(shù)據(jù)傳輸成為了電路設(shè)計(jì)中的一個(gè)重要問題?；贔PGA的異步FIFO具有現(xiàn)場可編程，容量改動性大，速度快，實(shí)現(xiàn)簡單，開發(fā)時(shí)間快，生產(chǎn)周期短，可移植性好的優(yōu)點(diǎn)。利用VHDL或Verilog硬件描述語言進(jìn)行電路設(shè)計(jì)，經(jīng)過簡單的布局整合之后，快速的燒入至 FPGA 上進(jìn)行調(diào)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證技術(shù)的主流。 Metastability。關(guān)鍵詞：異步FIFO；同步化；亞穩(wěn)態(tài)；仿真測試 AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in network interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of bining hierarchical, description language and graphical input ,This topic designs a highspeed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation.Keywords:Asynchronous FIFO。本課題介紹了一種基于FPGA的異步FIFO 電路設(shè)計(jì)方法。異步FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用，由于國內(nèi)對該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的FIFO電路還遠(yuǎn)不能滿足市場和軍事需求。江蘇科技大學(xué)本 科 畢 業(yè) 設(shè) 計(jì)（論文）學(xué) 院 專 業(yè) 學(xué)生姓名 班級學(xué)號 指導(dǎo)教師 二零壹叁年六月江蘇科技大學(xué)本科畢業(yè)論文基于FPGA的異步FIFO設(shè)計(jì)Asynchronous FIFO design based on FPGA江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文）摘 要在現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)往往包含多個(gè)時(shí)鐘，如何進(jìn)行異步時(shí)鐘間的數(shù)據(jù)傳輸成為了一個(gè)很重要的問題。異步FIFO（First In First Out）是一種先進(jìn)先出電路，可以在兩個(gè)不同的時(shí)鐘系統(tǒng)間進(jìn)行快速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時(shí)鐘數(shù)據(jù)傳輸問題的簡單有效的方案。由于在異步電路中，時(shí)鐘間的周期和相位完全獨(dú)立，以及亞穩(wěn)態(tài)問題的存在，數(shù)據(jù)傳輸時(shí)的丟失率不為零，如何實(shí)現(xiàn)異步信號同步化和降低亞穩(wěn)態(tài)概率以及正確判斷FIFO的儲存狀態(tài)成為了設(shè)計(jì)異步FIFO電路的難點(diǎn)。課題選用Quartus II軟件，在Cyclone II系列的EP2C5T144C8N芯片的基礎(chǔ)上，利用VHDL 硬件描述語言進(jìn)行邏輯描述，采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)了一個(gè)RAM深度為128 bit，數(shù)據(jù)寬度為8 bit的高速、高可靠的異步FIFO電路，并對該電路功能進(jìn)行時(shí)序仿真測試和硬件仿真測試。 Synchronization。 simulation testing目 錄第一章 緒論 1 FPGA簡介 1 異步FIFO簡介 1 國內(nèi)外研究現(xiàn)狀及存在的問題 1 研究現(xiàn)狀 1 存在問題 2 本課題主要研究內(nèi)容 3第二章 異步FIFO設(shè)計(jì)要求及基本原理 4 設(shè)計(jì)要求 4 異步FIFO基本原理 5 異步FIFO設(shè)計(jì)難點(diǎn) 5 系統(tǒng)設(shè)計(jì)方案 6 異步FIFO驗(yàn)證方案 7 驗(yàn)證復(fù)位功能 7 驗(yàn)證寫操作功能 7 驗(yàn)證讀操作功能 7 驗(yàn)證異步FIFO電路整體功能 7第三章 模塊設(shè)計(jì)與實(shí)現(xiàn) 8 格雷碼計(jì)數(shù)器模塊 8 同步模塊 8 格雷碼∕自然碼轉(zhuǎn)換模塊 9 空滿標(biāo)志產(chǎn)生模塊 10 雙端口RAM 13第四章 時(shí)序仿真與實(shí)現(xiàn) 15 模塊整合 15 時(shí)序仿真及功能測試 17 復(fù)位功能軟件仿真與測試 17 寫操作功能時(shí)序仿真與測試 17 讀操作功能時(shí)序仿真與測試 18 異步FIFO電路整體功能軟件仿真與測試 18 時(shí)序仿真結(jié)果總結(jié) 19第五章 硬件仿真與實(shí)現(xiàn) 20 外部電路焊接 20 引腳分配 21 調(diào)試電路設(shè)計(jì) 24 調(diào)試電路介紹 24 異步時(shí)鐘產(chǎn)生模塊 25 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊 25 調(diào)試電路引腳分配 26 調(diào)試電路硬件仿真 27 異步FIFO電路硬件仿真 28 復(fù)位功能硬件仿真與測試 29 寫操作功能硬件仿真與測試 30 讀操作功能硬件仿真與測試 30 異步FIFO硬件電路整體功能軟硬件仿真與測試 31 硬件仿真結(jié)果總結(jié) 32結(jié)論 33致謝 34參考文獻(xiàn) 35附錄 36IV第1章 緒論 FPGA簡介FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在CPLD、PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[10]。FPGA作為一種半定制電路而出現(xiàn)在專用集成電路（ASIC）領(lǐng)域中，既克服了先前可編程器件的門電路數(shù)目有限的缺點(diǎn)，又彌補(bǔ)了定制電路的不足。 異步FIFO簡介在現(xiàn)代集成電路芯片中，設(shè)計(jì)規(guī)模不斷擴(kuò)大，一個(gè)系統(tǒng)中往往包含多個(gè)時(shí)鐘。異步FIFO（First In First Out）是解決這個(gè)問題的一個(gè)簡單有效的方案。異步FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用[2]。本課題介紹了一種基于FPGA設(shè)計(jì)高速可靠的異步FIFO電路的方法。新型的FIFO芯片是基于RAM結(jié)構(gòu)的大規(guī)模集成（LSI）電路，其內(nèi)部存儲單元使用一個(gè)雙端口RAM，具有輸入和輸出兩套數(shù)據(jù)線。這種芯片能在存儲寬度和深度上得到很大的發(fā)展。隨著微電子技術(shù)的飛速發(fā)展，新一代的FIFO芯片容量越來越大，速度越來越快，體積也越來越小。Cypress