【正文】 部的三環(huán)控制在內(nèi)部高速DSP的控制下，能充分實現(xiàn)伺服環(huán)路高響應(yīng)、高性能、高可靠性和高速實時控制的要求。常采用是霍爾電流傳感器，其利用霍爾效應(yīng)制成檢查電流裝置，能夠測量各種波形的交直流電流，且輸出電位是與系統(tǒng)相隔離。即使發(fā)生負(fù)載事故或使用不當(dāng)，也可以保證IPM自身不受損壞?？梢娞峁┧欧到y(tǒng)的技術(shù)性能和可靠性，對數(shù)控機(jī)床具有重大意義，研究與開發(fā)高性能的伺服系統(tǒng)一直是現(xiàn)代數(shù)控機(jī)床的關(guān)鍵技術(shù)之一，是提供數(shù)控機(jī)床的加工精度、表面質(zhì)量和生產(chǎn)效率的重要途徑。采用硬件模塊化技術(shù)易于實現(xiàn)數(shù)控裝置的集成化和標(biāo)準(zhǔn)化。網(wǎng)絡(luò)數(shù)控作為全球制造的基礎(chǔ)，已從通信向生產(chǎn)管理轉(zhuǎn)移，注重和企業(yè)資源計劃、物料需求計劃等管理系統(tǒng)的集成。由此，對適合中小批量加工、具有良好柔性和多功能型制造系統(tǒng)的需求逐步超過了對大型單一功能的制造系統(tǒng)的需求，正是這一變化促使人們展開了對模塊化、可重構(gòu)、可擴(kuò)充、可升級的新一代數(shù)控系統(tǒng)的研究。主軸伺服系統(tǒng)的主要作用是實現(xiàn)零件加工的切削運動，其控制量為速度。數(shù)控系統(tǒng)是數(shù)控機(jī)床的指揮中心，它主要由操作面板、輸入/輸出設(shè)備、數(shù)控裝置、伺服單元和驅(qū)動裝置、PLC和機(jī)床I/O電路等部分組成[2]。數(shù)控機(jī)床產(chǎn)業(yè)本身的產(chǎn)值遠(yuǎn)不如汽車、航空、航天等產(chǎn)業(yè)，但高效能的數(shù)控機(jī)床給制造業(yè)帶來了高倍率的效益增長和現(xiàn)代化的生產(chǎn)方式，是促進(jìn)國民經(jīng)濟(jì)發(fā)展的巨大原動力。我國數(shù)控產(chǎn)業(yè)經(jīng)歷了“十五”、“十一五”產(chǎn)業(yè)化攻關(guān)，已取得了重要的階段性成果。通過電路板焊接、調(diào)試與程序編寫、下載后，該裝置能夠準(zhǔn)確讀取省線式編碼器輸出的相對位置信號，并且用FPGA芯片進(jìn)行四倍頻、辨向、成功地將編碼器信號反饋給了交流伺服控制系統(tǒng)，構(gòu)成了控制系統(tǒng)完整的位置和速度反饋環(huán)。重點研究了伺服系統(tǒng)位置反饋裝置——編碼器。隨著高性能微處理器在電機(jī)調(diào)速系統(tǒng)的廣泛應(yīng)用，使得交流伺服系統(tǒng)由模擬、模數(shù)混合方式向全數(shù)字方式發(fā)展。該伺服驅(qū)動系統(tǒng)主要由DSP和FPGA組成的運動控制器、智能化功率模塊（IPM）、光纖總線接口、編碼盤反饋接口等組成。一般整個數(shù)控系統(tǒng)由三大部分組成，即控制系統(tǒng)，伺服系統(tǒng)和位置測量系統(tǒng)。②輸入/輸出設(shè)備存儲介質(zhì)是記錄零件加工程序的媒介。⑤PLC、機(jī)床I/O電路和裝置PLC用于實現(xiàn)與邏輯運算、順序動作有關(guān)的I/O控制，它由硬件和軟件組成；機(jī)床I/O電路和裝置是用于實現(xiàn)I/O控制的執(zhí)行部件（由繼電器、電磁閥、形成開關(guān)、接觸器等組成的邏輯電路）。網(wǎng)絡(luò)數(shù)控就是把數(shù)控系統(tǒng)網(wǎng)絡(luò)化，通過Internet/Intranet技術(shù)將制造單元和控制部件相連，以實現(xiàn)網(wǎng)絡(luò)制造和資源共享為目的，支持各種先進(jìn)制造環(huán)境。當(dāng)前數(shù)控系統(tǒng)所需要的功能不僅是高性能而且還有許多智能化技術(shù)。伺服系統(tǒng)，亦稱隨動系統(tǒng)，是一種能夠跟蹤輸入的指令信號進(jìn)行動作，從而獲得了精確的位置、速度等輸出的自動控制系統(tǒng)。[4]①控制單元控制單元是整個交流伺服控制系統(tǒng)的核心，包含了系統(tǒng)位置控制器、速度控制器、電流和轉(zhuǎn)矩控制器。③位置反饋單元位置反饋裝置時交流伺服系統(tǒng)關(guān)鍵組成部件，其直接關(guān)系到系統(tǒng)精度、靈敏度，靜態(tài)及動態(tài)特性。①全數(shù)字伺服驅(qū)動系統(tǒng)所謂全數(shù)字伺服驅(qū)動系統(tǒng)是指將伺服驅(qū)動系統(tǒng)中的控制信息用數(shù)字量來處理。⑴前饋控制：引入前饋控制，實際上構(gòu)成了具有反饋和前饋復(fù)合控制的系統(tǒng)結(jié)構(gòu)；⑵預(yù)測控制：它通過預(yù)測機(jī)床伺服驅(qū)動系統(tǒng)的傳遞函數(shù)來調(diào)節(jié)輸入控制量，以產(chǎn)生復(fù)合要求的輸出；⑶學(xué)習(xí)控制或重復(fù)控制：這種控制方法適合于周期性重復(fù)操作控制指令情況的加工，可以獲得高速、高精度的效果。39重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計（論文） 2 編碼器及其接口技術(shù)2 編碼器及其接口技術(shù)位置檢測裝置有檢測元件（傳感器）和信號處理裝置組成，用于檢測運動部件的直線線位移或角位移并將其轉(zhuǎn)變?yōu)殡娦盘?，在反饋到位置控制調(diào)節(jié)器，以實現(xiàn)閉環(huán)或半閉環(huán)控制，使機(jī)床運動部件能跟隨數(shù)控裝置的運動指令信號精確移動。和光電編碼器一樣，磁性編碼器也是由位移量變換成數(shù)字式脈沖信號的傳感器，近年來發(fā)展相當(dāng)迅速，已有磁敏電阻式、勵磁磁環(huán)式、霍爾元件式等多種類型。因此，只有在那些結(jié)構(gòu)形式和運動方式都有利于使用直線式光電編碼器的場合才予使用。增量式光電編碼器的特點是每產(chǎn)生一個輸出脈沖信號就對應(yīng)于一個增量位移，但是不能通過輸出脈沖區(qū)別出在哪個位置上的增量。 絕對式光電編碼器絕對式光電編碼器的基本原理及組成部件與增量式光電編碼器基本相同，也是由光源、碼盤、檢測光柵、光電檢測器件和轉(zhuǎn)換電路組成。 省線式編碼器省線式編碼器是增量式光電編碼器中的一種。因而單純靠機(jī)械制造上刻劃更細(xì)的光柵來提高光電軸角編碼器的分辨率是很難在實現(xiàn)的。鑒相細(xì)分是通過信號的相位差來模擬光柵系統(tǒng)的位移，然后對信號的相位差進(jìn)行細(xì)分的 編碼器接口技術(shù) 編碼器與電機(jī)或控制系統(tǒng)的信號傳輸可以采用并行或串行兩種方式。絕對式編碼器利用大規(guī)?，F(xiàn)場課編程門陣列（FPGA）作為協(xié)議解釋及通信控制電路，通過改變通信的核心模塊程序，可實現(xiàn)不同的通信協(xié)議。重慶大學(xué)本科學(xué)生畢業(yè)設(shè)計（論文） 3 省線式編碼器串行總線接口裝置硬件設(shè)計3 省線式編碼器串行總線接口裝置硬件設(shè)計本設(shè)計的主要任務(wù)就是完成對省線式編碼器的上電控制，以便正確讀取電機(jī)初始角度UVW信息和位置增量信息ABZ。 編碼器接口電路原理圖 FPGA模塊電路設(shè)計①FPGA芯片選型各種可編程芯片的出現(xiàn)，改變了嵌入式硬件模塊的設(shè)計方法，出現(xiàn)了“可重構(gòu)計算”的概念。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器或者其他更加完整的記憶塊Altera推出的CycloneII 是Cyclone系列低成本FPGA中的最新產(chǎn)品。通過使硅片面積最小化，Cyclone II器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和ASIC競爭[11]。配置時，Cyclone II芯片處于主動地位，而配置器件處于從屬地位。改變的值就可以改變輸出電壓。詳細(xì)地說，當(dāng)控制電壓為低電壓時，由于基極沒有電流，因此集電極亦無電流，致使連接于集電極端的負(fù)載亦沒有電流，而相當(dāng)于開關(guān)的開啟，此時三極管工作于截止區(qū)。QuartusⅡ 是Altera公司推出的FPGA集成開發(fā)軟件?？梢栽谡麄€流程中只使用這些界面中的一個，也可以在設(shè)計流程的不同階段使用不同界面。功能仿真主要是驗證電路功能是否符合設(shè)計要求，僅需要電路描述用的HDL和電路測試用的HDL；時序仿真包含了器件的延時信息，是模擬實際芯片運行時的輸出波形。與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。能夠?qū)崿F(xiàn)四倍頻的電路結(jié)構(gòu)很多，但在應(yīng)用中發(fā)現(xiàn)，由于某些四倍頻電路的精度或穩(wěn)定性不高，使傳感器整體性能下降。D觸發(fā)器對信號進(jìn)行整形，消除了輸入信號中的尖脈沖影響，其次是對信號產(chǎn)生一個延遲。由仿真圖可知，電路達(dá)到了設(shè)計目的。use 。begin process(rst,clk_1k) begin if (rst=39。039。139。139。輸入時鐘是經(jīng)分頻后的1KHz時鐘，對該時鐘進(jìn)行計數(shù)。這兩個信號相互獨立地生成，它表示編碼器發(fā)生可導(dǎo)致不正確位置值的故障。然后每個采樣周期都發(fā)送該信息直到選擇新存儲區(qū)改變內(nèi)容為止。狀態(tài)0是初始狀態(tài)，當(dāng)?shù)谝粋€時鐘下降沿到來時，轉(zhuǎn)換為狀態(tài)1；狀態(tài)1是等待接收指令狀態(tài)，當(dāng)下一個時鐘下降沿到來時，狀態(tài)轉(zhuǎn)換為狀態(tài)2；狀態(tài)2是接收指令狀態(tài)，接收完6位的模式指令后，進(jìn)入狀態(tài)3，分析指令狀態(tài),；當(dāng)時鐘脈沖計數(shù)值等于11時，進(jìn)入狀態(tài)4，發(fā)送起始位及錯誤信息位，3個時鐘周期后，進(jìn)入狀態(tài)5；狀態(tài)5，發(fā)送32位的位置值，當(dāng)時鐘脈沖計數(shù)值等于46時，位置值發(fā)送結(jié)束，進(jìn)入狀態(tài)6，發(fā)送5位的CRC校驗碼，發(fā)送完校驗碼以后，將時鐘信號和數(shù)據(jù)信號都置為高電平，數(shù)據(jù)線返回低電平。039。 end if。139。)。139。 ex = CRC(4) xor pos_temp (0)。 amp。039。039。具體的測試過程如下：首先通過示波器觀測能否接收到編碼器輸出的信號，然后通過Signal Tap II邏輯分析儀對FPGA芯片進(jìn)行測試，觀測能否正確讀取UVW信號和對ABZ信號正確計數(shù)，以及Endat數(shù)據(jù)發(fā)送是否正確。 讀取UVW信號 編碼器輸出的AB信號 Tap II邏輯分析儀測試UVW信號的讀取。為了便于觀察，將位置值設(shè)置為一個隨機(jī)數(shù)“11110000111100001111000011110011”，由圖可知，發(fā)送完起始位和錯誤信息位后發(fā)送32位的位置值，發(fā)送順序是從LSB到MSB，最后發(fā)送的是5位CRC校驗碼。②重點研究了是伺服系統(tǒng)位置反饋信號的處理。④對省線式編碼器串行總線接口裝置進(jìn)行電路板焊接后，利用示波器和SignalTap Ⅱ進(jìn)行了細(xì)致的調(diào)試工作并記錄了相關(guān)調(diào)試結(jié)果。②對軟件進(jìn)行進(jìn)一步的完善，使整個總線時序更加準(zhǔn)確和可靠，提高該裝置的穩(wěn)定性。最后還要感謝我的長輩、兄弟姐妹，是他們的支持使我得以順利完成學(xué)業(yè)。導(dǎo)師淵博的知識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、理論與實際緊密聯(lián)系的工作作風(fēng)以及奮發(fā)圖強(qiáng)的進(jìn)取精神，將使我終生受益。因此，對本課題的進(jìn)一步研究還有著很大的空間。③采用模塊化地設(shè)計方法設(shè)計了省線式編碼器串行總線硬件和軟件系統(tǒng)。高性能伺服電機(jī)、控制器、變流器及高性能位置傳感器等都是伺服控制中不可缺少的組成部分，特別是高響應(yīng)能力、高精度的傳感器是伺服系統(tǒng)的關(guān)鍵技術(shù)。 對ABZ信號計數(shù) Tap II對ABZ計數(shù)的測試。嵌入式邏輯分析儀Signal Tap II在對系統(tǒng)硬件模塊進(jìn)行監(jiān)測時，是將測得的樣本數(shù)據(jù)暫存于目標(biāo)器件的RAM中，然后通過器件的JTAG端口和Byte Blaster II下載線一起將樣本數(shù)據(jù)信息傳出并送入計算機(jī)進(jìn)行數(shù)據(jù)分析。 end CASE。 pr_state=state0。 end if。 CRC(1) = CRC(0) xor ex。039。 end if。039。139。 data_en=39。 pr_state=state1。[10]本模塊也采用VHDL語言設(shè)計。發(fā)送一個位置值所需的時鐘脈沖數(shù)保存在編碼器制造商參數(shù)中。編碼器保存測量值并計算位置值。 count=580 end if。039。event and clk_1k=39。)。 uvw_en:out std_logic。本模塊采用VHDL語言編寫程序。74153兩路信號輸出，當(dāng)編碼器正轉(zhuǎn)時，1Y輸出四倍頻后的脈沖；當(dāng)編碼器反轉(zhuǎn)時，2Y輸出四倍頻后的脈沖。的正交方波脈沖，每個脈沖代表被測對象旋轉(zhuǎn)了一定的角度，A、B之間的相位關(guān)系則反映了被測對象的旋轉(zhuǎn)方向，即當(dāng)A相超前B相時，轉(zhuǎn)動方向為正轉(zhuǎn)；當(dāng)B相超前A相時，轉(zhuǎn)動方向為反轉(zhuǎn)。上電控制模塊的主要作用就是控制編碼器的通斷電和UVW信號寄存使能以及單圈、多圈技術(shù)使能。目前主要硬件描述語言是VHDL和Verilog HDL。也可以采用一些別的方法優(yōu)化和提高輸入的靈活性，如混合設(shè)計格式，利用LPM和宏功能模塊來加速設(shè)計輸入。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。SP3485芯片是一個半雙工收發(fā)器，它完全滿足RS485和RS422串行接口的要求，數(shù)據(jù)傳輸速率可高達(dá)10Mbps。為了準(zhǔn)確讀取 編碼器上電控制電路編碼器的UVW信號，需要在FPGA芯片準(zhǔn)備好以后才對編碼器通電。因此，需要將外部電源轉(zhuǎn)換為++。TCK為測試時鐘輸入，數(shù)據(jù)通過TDI/TDO引腳輸入/輸出JTAG接口，TMS設(shè)置JTAG接口處于某種特定的測試模式。Cyclone II 器件擴(kuò)展了低成本FPGA的密度，最多達(dá)68，416個邏輯單元（LE）。 FPGA 的產(chǎn)品主要由 Xilinx、Lattice 和 Altera 等公司提供。為了保護(hù)電路，編碼器輸入信號先經(jīng)保護(hù)芯片NUP430后再輸入差分信號接收芯片AM26LV32。它不僅能為增量式和絕對式編碼器傳感器傳輸位置值，同時還能夠傳輸附加信息值或更新存儲在編碼器中的信息，或保存新的信息，具有效率高、速度快（時鐘頻率現(xiàn)已提高到16MHz）。串行傳輸方式數(shù)據(jù)線少、成本低、傳輸距離遠(yuǎn)、數(shù)據(jù)安全可靠，適用于遠(yuǎn)距離和高精密傳輸?shù)膱龊稀Ｄ獱枟l紋的細(xì)分方法分為光學(xué)細(xì)分、機(jī)械細(xì)分和電子學(xué)細(xì)分三大類。采用省線式輸出方式，使編碼器的信號輸出線減少一半，方便了用戶的接線，這樣可以簡化結(jié)構(gòu)、節(jié)約成本。顯然，碼道越多，分辨率就越高，對于一個具有 N 位二進(jìn)制分辨率的編碼器，其碼盤必須有N 條碼道。同時還有用作