【正文】 第四節(jié)低通濾波器模塊設(shè)計由于系統(tǒng)只要求將高頻分量濾除，這里采用相對簡單而易實(shí)現(xiàn)的FIR低通濾波器。如果采用多級流水線的形式，將相鄰的兩個部分乘積結(jié)果再加到最終的輸出乘積上，即排成一個二叉樹形式的結(jié)構(gòu)，對于N位乘法器，就只需要級來實(shí)現(xiàn)。assign o=~i。 else if(ce) cose_DR=cose_D255/2。assign cose=cose_DR。reg[15:0] ADD_A。}// 編譯環(huán)境：DEV C++軟件// 將sin改成cos就能輸出余弦波形ROM值// 模塊名稱：DDS（DDS主程序）// 功能描述：輸出兩路正交波形module dds(data,we,clk,ce,reset,sine,cose)。include int main(int argc,char* argv[]){ int i。相位累加器由加法器和寄存器組成，當(dāng)來了一個時鐘脈沖，那么加法器就可以把和輸出的累加相位數(shù)據(jù)相加，再送到數(shù)據(jù)的輸入端。載波由發(fā)射端的DDS振蕩直接提供。 end end endendmodule第三節(jié) DDS載波恢復(fù)模塊設(shè)計載波恢復(fù)又稱載波同步（carrier restoration），即在接收設(shè)備中產(chǎn)生一個和接收信號的載波同頻同相的本地振蕩（local oscillation），供給解調(diào)器作相干解調(diào)用。b1010000010100000: begin cacheout[3:0]=439。b0010。end 1639。b0010000010100000: begin cacheout[3:0]=439。b1110。end 1639。 end else begin t=t+1。 t=0。b1010000010100000: begin cacheout[3:0]=439。b0010。end 1639。b0010000010100000: begin cacheout[3:0]=439。b1110。end 1639。 t=t+1。reg D16QAM_Opten。input D16QAM_Clk。在模塊設(shè)計中，采用基于FPGA的實(shí)現(xiàn)方法，Modelsim 6．1b工具作為仿真開發(fā)環(huán)境，利用Xilinx公司的ISE 9．1I軟件加載對其中的關(guān)鍵模塊程序用Verilog HDL語言進(jìn)行綜合仿真，達(dá)到了預(yù)期的目的，為以后整個調(diào)制解調(diào)系統(tǒng)的設(shè)計實(shí)現(xiàn)奠定了堅實(shí)的基礎(chǔ)。 end end endalways (posedge clk_100 or posedge rst) begin if (rst) begin count3=0。 assign clk_dds=clk_sys。由于信號源產(chǎn)生的基帶信號為1bit串行數(shù)據(jù)，其速率為100 kbps，經(jīng)并串轉(zhuǎn)換后的4 bit并行數(shù)據(jù)速率為400 kbps，所以，本設(shè)計還采用了100分頻器和400分頻器。d1。 endcaseendalways (posedge clk)begin case(regq) 39。b01 : data_out_i=39。 endendalways (posedge clk or posedge rst) begin if (rst) begin regi=0。assign d=data_in[0]。output reg [3:0] data。因而減少了誤碼擴(kuò)散，具有較好的誤碼性能。d3 。1039。 …………………………endcaseend endmodulemodule rom_cose( //產(chǎn)生cos信號模塊addra,clka,douta)。d 1 : douta= 1639。rom_cose cose1( .addra(ROM_A), .clka(clk), .douta(cose_D))。 else ADD_A = ADD_A 。 //頻率控制字wire [9 : 0] ROM_A。 input reset。 ssignal[15:0] = sine[15:0]。b1110: begin // cos+2sin csignal[16] = cosine[15]。 ssignal[16:1] = ~sine[15:0]。 end 439。 csignal[0] = 0。 ssignal[15:0] = sine[15:0]。b0110: begin// cos+2sin csignal[16] = ~cosine[15]。 ssignal[16:1] = ~sine[15:0]。 end 439。 csignal[0] = 0。 ssignal = 0。reg signed[16:0] csignal,ssignal。由于我們所需要的載波為1M，系統(tǒng)的時鐘頻率為50M，rom中的數(shù)據(jù)最多為64位，為了產(chǎn)生1M的載波分析如下：如果將dds的64個數(shù)據(jù)完全取出使用，則一個周期需要取64此數(shù)據(jù)，而時鐘頻率為50M所以這樣產(chǎn)生的載波頻率為50/60M，不足我們所需要的，這時我們可以通過一些處理如鎖相環(huán)等等讓其變成1M的頻率，但是這樣無疑是增加了設(shè)計的負(fù)擔(dān)而且浪費(fèi)資源，為了最大程度上的節(jié)約成本和設(shè)計時間，我們可以采取在rom中只取50個數(shù)據(jù)的辦法，也就是一個周期取五十個數(shù)據(jù)，這樣在工作頻率為50M的情況下輸出的載波頻率正好為50/50=1，正好是我們所需要的波形。函數(shù)發(fā)生器按順序產(chǎn)生每個定義的頻率段。則波形的0號采樣樣本采得0度時刻的正弦波的幅度，而波形的1號采樣將采得1度時刻的正弦波的幅度，依次類推。在各行各業(yè)的測試應(yīng)用中，信號源扮演著極為重要的作用。endendmodule第三節(jié) DDS載波和線性加法器模塊首先制作正弦發(fā)生器內(nèi)存數(shù)據(jù)，即LPM_ROM宏模塊所需的用于存放正弦波的波形數(shù)據(jù)表。input data_in。Endmodule第二節(jié)串/并轉(zhuǎn)換模塊1bit的數(shù)據(jù)送過來后，通過串并變換，將輸入的第一個數(shù)據(jù)同它后面的三個數(shù)據(jù)同時輸出，形成4bit的并行信號。 //DDS塊的輸入時鐘 wire clk_100。正數(shù)的最高位均為0而負(fù)數(shù)的最高位均為1[3]。邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨(dú)立。第三節(jié)本章小結(jié)本章對QAM調(diào)制解調(diào)相關(guān)的基礎(chǔ)理論進(jìn)行了研究，分別給出了調(diào)制端和解調(diào)端的原理圖。，該星座圖是通過用16QAM中M＝4PAM的信號對每個正交載波進(jìn)行振幅調(diào)制再將兩路幅值映射到x，y軸得到的，星座點(diǎn)數(shù)為。在多進(jìn)制聯(lián)合鍵控體制中，相位鍵控的帶寬和功率占用方面都具有優(yōu)勢，即帶寬占用小和比特信噪比要求低。采樣判決采用門限設(shè)計來實(shí)現(xiàn)。數(shù)字QAM調(diào)制解調(diào)技術(shù)自提出至今雖然己經(jīng)得到長足的發(fā)展，但研究的重心往往偏于QAM調(diào)制解調(diào)的各種模塊的算法實(shí)現(xiàn)。在實(shí)現(xiàn)方法及過程中，多數(shù)文章內(nèi)容以軟件仿真為主，而且大多文章只實(shí)現(xiàn)系統(tǒng)的某個模塊，介紹用FPGA硬件實(shí)現(xiàn)的文章更是寥寥無幾。所以，在選擇調(diào)制方案時，第三代移動通信系統(tǒng)考慮的就不能只是抗干擾性能，頻帶利用率與靈活性應(yīng)該予以更多考慮。在數(shù)字調(diào)制系統(tǒng)中的頻譜利用率主要是指傳輸?shù)男蕟栴}。為了使基帶信號能夠在頻帶信道上進(jìn)行傳輸，比如無線信道，同時也為了能夠同時傳輸多路基帶信號，就需要采用調(diào)制和解調(diào)的技術(shù)。FPGA在數(shù)字通信領(lǐng)域的應(yīng)用，極大地推動了SOC的發(fā)展，同時也讓現(xiàn)代通信系統(tǒng)的性能得到了大大的改善。DSP和FPGA兩者各有所長，實(shí)現(xiàn)時，一般都是配合使用，通常是利用FPGA的可重配置和高并行度作FIR、FFT等的協(xié)處理器，而用DSP 作主處理器?；贔PGA的16QAM調(diào)制解調(diào)電路設(shè)計畢業(yè)論文目錄前言 1第一章概述 3第一節(jié)課題研究背景及意義 3第二節(jié)QAM技術(shù)現(xiàn)狀與發(fā)展 3第三節(jié)本文內(nèi)容和結(jié)構(gòu) 5第四節(jié)本章小結(jié) 5第二章 QAM調(diào)制解調(diào)整體設(shè)計 6第一節(jié) 16QAM調(diào)制的方法和原理 6第二節(jié) 16QAM解調(diào)方法和原理 8第三節(jié)本章小結(jié) 9第三章QAM調(diào)制器分模塊設(shè)計 10第一節(jié) FPGA概述 10第二節(jié)串/并轉(zhuǎn)換模塊 12第三節(jié) DDS載波和線性加法器模塊 13第四節(jié)差分編碼和星座映射模塊 22第五節(jié)時鐘分頻模塊 25第六節(jié)本章小結(jié) 27第四章QAM解調(diào)器分模塊設(shè)計 28第一節(jié)解調(diào)器頂層模塊設(shè)計 28第三節(jié)DDS載波恢復(fù)模塊設(shè)計 33第四節(jié)乘法器模塊設(shè)計 37第四節(jié)低通濾波器模塊設(shè)計 38第五節(jié)采樣判決模塊設(shè)計 39第六節(jié)電平轉(zhuǎn)換模塊設(shè)計 41第七節(jié)本章小結(jié) 41第五章調(diào)制解調(diào)系統(tǒng)的仿真 42第一節(jié)仿真參數(shù)設(shè)置 42第二節(jié)仿真結(jié)果 42一、16QAM調(diào)制器的仿真結(jié)果 42二、16QAM解制器的仿真結(jié)果 46第三節(jié)仿真結(jié)果分析 49第五節(jié)本章小結(jié) 49結(jié)論 51致謝 52參考文獻(xiàn) 53附錄 54一、英文原文 54二、英文翻譯 61三、源程序 67四、其他 73II 前言在許多領(lǐng)域現(xiàn)場可編程門陣列（FPGA)芯片都有廣泛的應(yīng)用，尤其是在數(shù)字通信領(lǐng)域當(dāng)中，F(xiàn)PGA極強(qiáng)的實(shí)時性和并行處理能力能夠完成對信號的實(shí)時處理。新的趨勢己經(jīng)表明，再與主流DSP的競爭當(dāng)中，F(xiàn)PGA已經(jīng)能夠不用受到價格的約束。對于當(dāng)今的數(shù)字通信設(shè)備，一片F(xiàn)PGA就己經(jīng)具備了系統(tǒng)級的處理能力。調(diào)制解調(diào)研究的主要內(nèi)容包括：調(diào)制的原理、解調(diào)的原理、已調(diào)信號的產(chǎn)生方法、解調(diào)的實(shí)現(xiàn)方法等。如果系統(tǒng)的頻帶利用率高，就表明通信系統(tǒng)具有較高的傳輸效率，反之傳輸效率就低。低容量、低速率的語音服務(wù)能被傳統(tǒng)的調(diào)制方案所適用，但高容量、高速率的多媒體業(yè)務(wù)卻難以滿足。而如今，無線寬帶數(shù)字通信的“軟件無線電”設(shè)計方案越來越受到工程師們的青睞。關(guān)于如何運(yùn)用這些模塊搭建一個完整的QAM調(diào)制解調(diào)系統(tǒng)，并使其滿足設(shè)計性能的要求，目前相關(guān)的研究方法并不是很多。第四節(jié)本章小結(jié)l 第一章介紹了課題背景、意義、QAM技術(shù)發(fā)展概要及應(yīng)用現(xiàn)狀和論文內(nèi)容。因此MPSK和MDPSK體制為人們所喜用。 M=16的QAM信號星座圖同時16QAM調(diào)制信號還可以這樣表示： 8 ()上式中，由此可以看出，QAM調(diào)制信號可以看成是幅度和相位的聯(lián)合調(diào)制。在調(diào)制端，基帶脈沖成形原理是一個及其重要的部分，這里對與模塊設(shè)計相關(guān)的基帶成形作了說明。軟件設(shè)計工作主要采用Altera公司的Quartus II ，Quartus II 公司自行設(shè)計的一種CAE軟件工具，方便利用EDA方式設(shè)計ASIC芯片，支持嵌入式系統(tǒng)的開發(fā)、DSP Builder、SOPC開發(fā)、Signal Tap邏輯分析儀、LogicLock優(yōu)化技術(shù)等，是一個有力的開發(fā)工具。如表31所示。 //100kbs wire clk_400。串/并轉(zhuǎn)換模塊有五個輸入端口和一個輸出端口。output reg [3:0] data_out。Quartus II軟件能利用的ROM宏單元初始化文件格式為*.mif，mif文件有兩種生成方式，第一種是在Quartus II主界面下選擇FileNewOther FilesMemory Initialization file，彈出ROM數(shù)據(jù)編輯對話框，然后編輯對話框中ROM地址對應(yīng)的數(shù)據(jù)值來生成mif文件，第二種方法是由程序自動生成。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。經(jīng)過360次采樣后，將輸出正弦曲線的全部360度，或者確切地說是一個周期。通過生成一個頻率表，可以構(gòu)建復(fù)雜的頻率掃描信號和頻率跳變信號。為了產(chǎn)生正交的第二個波形將第一個波形的地址稍微做下改動即可實(shí)現(xiàn)相位偏移90度。 DDS正弦內(nèi)存單元對DDS模塊進(jìn)行編譯仿真。wire signed [15:0] cosine。 end else begin case(data) 439。 ssignal[16] = ~sine[15]。b0011: begin // 2cos+sin csignal[16:1] = ~cosine[15:0]。 ssignal[0] = 0。 csignal[15:0] = ~cosine[15:0]。 end 439。 ssignal[16:1] = ~sine[15:0]。b1011: begin // 2cos+sin csignal[16:1] = cosine[15:0]。 ssignal[0] = 0。 csignal[15:0] = cosine[15:0]。 end default: begin csignal = 0。 output signed[15 : 0] sine。wire signed [15 : 0] cose_D。endalways (posedge clk or posedge reset)begin if(reset)