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基于fpga的多功能波形發(fā)生器設(shè)計課程設(shè)計-文庫吧資料

2024-09-03 15:28本頁面
  

【正文】 r range 0 to 12500000。 variable count : integer range 0 to 78125000。 qqq 信號對應(yīng) SW=1 時的檔位選擇信號 SS,實現(xiàn)方波 B 的頻率預(yù)置 process(clk) 此進程分別描述了各種波形的頻率、幅度(方波 A 的占空比)調(diào)節(jié)以及各種波形的任意線 形疊加等。 begin qq=781250 when ss=1000 else 7812500 when ss=0100 else 78125000 when ss=0010 else 78125。 signal y : integer range 0 to 9。 signal bcd01,bcd11,bcd21,bcd31 : integer range 0 to 9。 signal amp, amp0, d : std_logic_vector(7 downto 0)。 signal z, con : integer range 0 to 63。 signal b : integer range 0 to 78125000。 signal coun : integer range 0 to 78125000。 signal qq : integer range 0 to 78125000。 signal ram : unit。 architecture behav of keshe is subtype word is std_logic_vector( 7 downto 0 )。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 預(yù)留接口 lcd : out std_logic_vector(7 downto 0)。 波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 方波 A、 B 的切換 sw,和方波 B 的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 各個波形特征的調(diào)節(jié)觸發(fā)信號 posting : in std_logic。 entity keshe is port(clk : in std_logic。 use 。 24 6 參考文獻 【 1】 潘松 黃繼業(yè) . EDA 技 術(shù)與 VHDL(第二版) .北京:清華大學出版社, 【 2】 康華光 .電子技術(shù)基礎(chǔ) .北京:高等教育出版社 . 【 3】 付家才 . EDA 工程實踐技術(shù) .北京:化學工業(yè)出版社, 【 4】 漢澤西 . EDA 技術(shù)及其應(yīng)用 .北京:北京航空航天大學出版社, 【 5】 趙剛 .EDA 技術(shù)簡明教程 .成都:四川大學出版社, 【 6】 章彬宏 周正林 .EDA 應(yīng)用技術(shù) .北京:北京理工大學出版社, 【 7】 劉艷萍 高振斌 李志平 .EDA 實用技術(shù)及應(yīng)用 .北京:國防工業(yè)出版社 , 25 7 附錄源程序代碼 library ieee。FPGA 是實用性很強的課程,只有多學多用,邊學邊用,才能促進提 高自己的能力。 另一方面我也感受到 動手實踐 的重要性。 在設(shè)計的過程中我 遇到了一些問題, 比如 對 Quartus 軟件的使用還不太熟悉,在編譯的時候出現(xiàn)的錯誤不知道怎么解決,請教了很多同學才弄明 白。 開發(fā)環(huán)境常用的有 Altera 公司的 Quartus II 和 Xilinx 公司 的 ISE,本次課程設(shè)計選用的是 Quartus II 。 23 5 小結(jié) 通過這次 FPGA 課程設(shè)計, 我 對 FPGA 的基本原理有了進一步的認識。執(zhí)行對應(yīng)的順序語句,最后結(jié)束 CASE 語句。 IF 語句是一種條件語句,它根據(jù)語句中所設(shè)置的一種或多種條件,有選擇地執(zhí)行指定的順序語句。二者都屬于流程控制語句。 主要函數(shù)語句分析 在程序設(shè)計中,主要使用的函數(shù)語句有兩種: Ifelse 語句和 casewhen 語句。 Co=(a and b)or(a and Ci)or(b and Ci)。結(jié)構(gòu)體的名稱可以任取。其中數(shù)據(jù)流描述方式又被稱為寄存器( RTL)描述方式。 第三部分是程序的結(jié)構(gòu)體,具體描述電路的內(nèi)部結(jié)構(gòu)和邏輯功能。 END fulladder。 ENTITY fulladder IS PORT(a,b,Ci:in std_logic。程序的實體名稱可以任意取,但必須與 VHDL 程序的文件名稱相同。 use 。 use 。 第一部分是程序包,程序包是用 VHDL 語言編寫的共享文件,定義在設(shè)計結(jié)構(gòu)體和實體中將要用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等,放在文件目錄名稱為 IEEE 的程序包庫中。 17 圖 10 仿真波形文件建立 18 圖 11 仿真波形參數(shù)設(shè)置 仿真結(jié)果 仿真結(jié)果如下圖所示 19 圖 12 仿真波形 RTL 視圖 生成的 RTL 視圖如下 20 圖 13 RTL 視圖 21 4 程序分析 語言分析 一個 VHDL 語言的設(shè)計程序描述的是一個電路單元,這個電路單元可以是一個門電 路,或者是一個計數(shù)器,也可以是一個 CPU,一般情況下,一個完整的VHDL 語言程序至少包括實體、結(jié)構(gòu)體和程序包三個部分。在波形文件編輯方式下,右鍵選擇 insert 添加信號節(jié)點,設(shè)置相應(yīng)的參數(shù)。 編譯結(jié)果 圖 9 編譯結(jié)果 建立仿真文件 在編譯通過后,要建立后綴為 vwf 的仿真波形文件。 位碼輸出 dd, a : out std_logic_vector( 7 downto 0))。 預(yù)留接口 lcd : out std_logic_vector(7 downto 0)。 波形選擇信號 Data3, Data2, Data1,Data0 : in std_logic_vector(3 downto 0)。 方波 A、 B 的切換 sw,和方波 B 的幅度調(diào)節(jié)按鍵 ss : in std_logic_vector( 3 downto 0 )。 各個波形特征的調(diào)節(jié)觸發(fā)信號 posting : in std_logic。 port(clk : in std_logic。 綜合時,信號 y 被添加到敏感信號表中。 end case。 when 9 = lcd(7 downto 1)=0000100。 when 7 = lcd(7 downto 1)=0001111。 when 5 = lcd(7 downto 1)=0100100。 when 3 = lcd(7 downto 1)=0000110。 when 1 = lcd(7 downto 1)=1001111。實際上,綜合工具在綜合的時候會自動把這類信號添加到敏感信號表里,但仿真工具不會,而是完全 按照代碼體現(xiàn)的語意來仿真。s sensitivity list 2. Warning: Output pins are stuck at VCC or GND Warning (13410): Pin p180 is stuck at VCC 第一個警告, 在 process 里作為被判斷 信號 (if 或者 case 后面的 )或者 賦值語句 右端信號通常應(yīng)該寫在 process 的敏感信號表里。 15 3 仿真結(jié)果 編譯警告 輸入相應(yīng)源代碼,點擊 ,得出結(jié)果如圖 8 圖 8 編譯結(jié)果 程序在編譯階段出現(xiàn)了 八個 警告 ,以下面兩個為例 : 1. Warning (10492): VHDL Process Statement warning at (232): signal y is read inside the Process Statement but isn39。如果編譯成功則源程序完全正確,否則應(yīng)該返回到出錯處改正錯誤直至編譯成功為止。輸入完成之后單擊保存圖標并輸入相應(yīng)的文件名。即進入 VHDL 語言編輯區(qū)如圖 7 所示。 11 圖 3 創(chuàng)建工程界面 在圖 2所示界面點擊 NEXT按鈕出現(xiàn)對話框如圖 3所示直接點 next按鈕然后在出現(xiàn)的界面中選擇芯片出 現(xiàn)如圖 4 所示界面。這里我將工程名取為 : keshe。工程名和頂層文件可以一致也可以不同。在 File 菜單中選擇 New Project Wizard選項啟動項目向?qū)А? 幅度顯示:用 4 個數(shù)碼管來顯示輸出波形的幅度。 波形指示:每種波形具有一個選擇開關(guān),而每個選擇開關(guān)與 FPGA 接口的一端都并有一個發(fā)光二極管,發(fā)光二極管起指示作用。 波形 DAC:根據(jù)輸入的波形數(shù)據(jù)(即 FPGA 輸出的數(shù)據(jù)),產(chǎn)生相應(yīng)的模擬波形的輸出。 方波 A:方波 A 產(chǎn)生也是由 64 個采樣點組成, 64 個采樣點的數(shù)據(jù)只有 “低電平 ”和 “高電平 ” 2 種狀態(tài)。任意波的頻率取決于讀取數(shù)據(jù)的速度。 任意波:首先通過鍵盤 把任意波形波形數(shù)據(jù)存儲在存儲器中。 正弦波:通過循環(huán)不斷地從 RAM 中依次讀取正弦波一個周期在時域上 64 個采樣點的波形數(shù)據(jù)送入波形 DAC,從而產(chǎn)生正弦波。語句,同時將 tmp 輸出,當 tmp=“11111111”;時,將 tmp 值清零,執(zhí)行下一個循環(huán)。程序中設(shè)置一個波形的起始點,經(jīng)過比較、計算得出波形的其他數(shù)值,將這些點依次連續(xù)輸出,從而實現(xiàn)波形 的仿真。在實物設(shè)計中,可以使用 D/A 接口來實現(xiàn)波形信號的輸出。 DDS 技術(shù)是從相位概念出發(fā)之結(jié)合成所需要波形的一種頻率合成技 術(shù)。本系統(tǒng)設(shè)計選定以 FPGA 作為系統(tǒng)控制核心的直接數(shù)字頻率合成實現(xiàn)方案。由于數(shù)字量的可操作性遠遠高于模擬量,采用 DDFS 的優(yōu)點在于頻率精度高、波形調(diào)節(jié)方便、且輸出波形毛刺少等。但模擬鎖相環(huán)模擬電路復(fù)雜,不易調(diào)節(jié),成本較高,且由于受模擬器件的影響,波形變換調(diào)節(jié)時間較長,輸出波形的毛刺較多,因此模擬鎖相環(huán)實現(xiàn)在低頻( 0~500KHz)信號發(fā)生系統(tǒng)中不是很好的方案。 8 2 設(shè)計方案 方案選擇 模擬鎖相環(huán)實現(xiàn) 模擬鎖相環(huán)技術(shù)是一項比較成熟的技術(shù)。 QuartusII 平臺支持一個工作組環(huán)境下的設(shè)計要求,其中包括支持基于 Inter 的協(xié)作設(shè)計。 Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件,支持原理圖、 VHDL、VerilogHDL 以及 AHDL( Altera Hardware Description Language)等多種設(shè)計輸入形式,內(nèi)嵌自有的綜合器以及仿真器,可以完成從設(shè)計輸入到硬件配置的完整PLD 設(shè)計流程。多功能波形發(fā)生器系統(tǒng)由以下四部分組成 : 輸入部分、 FPGA 部分、 DAC、顯示部分組成。 ( 6)具有顯示輸出波形的類型、重復(fù)頻率(周期)和幅度的功
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