【正文】 begin if clk39。 use 。 inclock:in std_logic。 end sindata。3E:254。36:207。2E:112。26: 26。1E: 1。16: 53。0E:150。06:233。 表示共有 64 個(gè) 8 位數(shù)據(jù)點(diǎn) ADDRESS_RADIX=HEX。 [9] 高淼 . 基于 FPGA的自治型 SPWM波形發(fā)生器的設(shè)計(jì) 20201017。 該系統(tǒng)以 FPGA10K10 器件為核心部件，可利用軟件編程實(shí)現(xiàn)了對(duì) D/A轉(zhuǎn)換信號(hào)的處理。 綜合調(diào)試結(jié)果 1．基波的輸出波形如圖 17 所示： （ 1）方波 （ 2）正弦波 （ 3）三角波 圖 17 基波輸出波形圖 波與基波疊加的輸出波形 （ 1）正弦與其三次諧波的疊加，如圖 18 與圖 19 所示： )3s in31( s in4)(2 ttAtf ??? ?? f 1 ( t ) 4 A /? O ? t f 2 ( t ) A O ? t 圖 18 圖 19 （ 2）我們觀察到圖 20D 的波形，它也混有二次諧波，但這二次諧波帶有一定的相移 (圖 20C)。所以，在調(diào)試濾波電路和緩沖輸出電路時(shí)，都選擇了高速寬帶運(yùn)放。 調(diào)試方法 根據(jù)方案設(shè)計(jì)的要求，調(diào)試過(guò)程共分三大部分：硬件調(diào)試、軟件調(diào)試和綜合調(diào)試。 幅度控制 電路 幅度控制電路采用初定方案來(lái)設(shè)計(jì)，即用一個(gè)電位器來(lái)控制波形的輸出幅度。 分頻值計(jì)算 分頻值＝（輸出時(shí)鐘脈沖周期／輸入時(shí)鐘脈沖周期）／ 2－ 1 輸入時(shí)鐘脈沖頻率 ＝ 1KHz，周期 ＝ 1ms；輸出時(shí)鐘脈沖頻率 ＝ 2Hz，周期＝ 500ms 分頻值 ＝（ 500ms／ 1ms）／ 2－ 1＝ 249 分頻器模塊及初步仿真圖 11 分頻器模塊及初步仿真圖 如圖 9 所示。EVENT AND CLK_IN=39。在本題設(shè)計(jì)中只需借助 FPGA 便可完成。源程序見(jiàn)附錄： 矩形波 1 設(shè)計(jì)思路 矩形波的實(shí)現(xiàn)較之正弦波發(fā)生簡(jiǎn)單，由于矩形波是兩個(gè)電平值間的交替變換，因此波形采樣值的預(yù)存只要有兩個(gè)不同的數(shù)值就行了，為了使矩形波發(fā)生的頻率靈活可調(diào)，采用 60 個(gè)采樣值掃描輸出來(lái)實(shí)現(xiàn)，每半個(gè)矩形 波周期采用三十圖 3 正弦波采樣圖 圖 4 方波采樣圖 T 0 t f(t) 7 個(gè)采樣值， 循環(huán)反復(fù)將存儲(chǔ)器中的 60 點(diǎn)采樣值通過(guò) DAC0832 進(jìn)行還原輸出，得到幅值正比于點(diǎn)采樣值的矩形波。 備用 方案：將波形數(shù)據(jù)存放在 6116RAM 中， 6116 的存儲(chǔ)容量大，且可重復(fù) 使用，雖 用單片機(jī)在速度方面遠(yuǎn)不及 FPGA，但是這樣是在出現(xiàn)上述狀況后的最佳補(bǔ)償方式。 VHDL 語(yǔ)言是電子設(shè)計(jì)領(lǐng)域的主流硬件描述語(yǔ)言 ,具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大降低了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性 ,要比模擬電路快得多。 總體設(shè)計(jì)框圖如下圖 1 所示： 1KHZ 圖 1 總體設(shè)計(jì)框圖 控制電路 正弦波、方波、三角波信號(hào)產(chǎn)生模塊 波形組合選 擇模塊 幅度控制 /電位器 頻率控制模塊 /計(jì)數(shù)器模塊 濾波電路 FPGA 輸出電路 100HZ~1KHZ 4 方案論證 方案一 采用 DDS（ 直接數(shù)字頻率合成器 ） 來(lái)設(shè)計(jì)，設(shè)計(jì)總體框圖 如圖 2 所示 ?；谝陨峡紤]，在中小型數(shù)字電路的設(shè)計(jì)和測(cè)試中，迫切需要設(shè)計(jì)一種小型易用成本低廉的信號(hào)發(fā)生器。這就是說(shuō)，在傳統(tǒng)上使用軟件語(yǔ)言的地 方， VHDL 語(yǔ)言作為一種新的實(shí)現(xiàn)方式會(huì)應(yīng)用得越來(lái)越廣泛。它的影響毫不亞于 20 世紀(jì) 70 年代單片機(jī)的發(fā)明和使用。 12 FPGA 器件引腳分配 11 幅度控制電路 6 頻率控制模塊 3 總體設(shè)計(jì)思路 具有產(chǎn)生三種基本波形脈沖信號(hào)（正弦波、矩形波和三角波），以及三次（及三次以下）諧波與基波的線性組合脈沖波形輸出，且單脈沖輸出脈寬及連續(xù)脈沖輸出頻率可調(diào)，范圍從 100HZ 到 1kHZ,步進(jìn)為 100HZ；幅度可調(diào)，從 0 到 5 伏，步進(jìn)為 。 1 課程設(shè)計(jì) (論文 ) 題 目 名 稱 基于 VHDL 信號(hào)發(fā)生器的設(shè)計(jì) 課 程 名 稱 電子系統(tǒng)設(shè)計(jì) 學(xué) 生 姓 名 學(xué) 號(hào) 0741227283 系 、 專 業(yè) 信息工程系、 07 電子信息工程 指 導(dǎo) 教 師 2020 年 11 月 18 日 2 邵陽(yáng)學(xué)院 課程 設(shè)計(jì)（論文）任務(wù)書 年級(jí) 專業(yè) 07 電子信息工程 學(xué)生姓名 學(xué) 號(hào) 0741227283 題 目 名稱 基于 VHDL 信號(hào)發(fā)生器的設(shè)計(jì) 設(shè)計(jì)時(shí)間 至 課程名稱 電子系統(tǒng)設(shè)計(jì) 課程編號(hào) 設(shè)計(jì)地點(diǎn) 校內(nèi) 一、 課程設(shè)計(jì)（論文） 目的 通過(guò)查資料、選方案、設(shè)計(jì)電路、編寫程序，調(diào)試程序和撰寫設(shè)計(jì)報(bào)告等方式使學(xué)生得到一次較全面的開(kāi)發(fā)設(shè)計(jì)訓(xùn)練。 5 摘要 本次設(shè)計(jì)課題為應(yīng)用 VHDL 語(yǔ)言及 MAX+PLUS II 軟件提供的原理圖輸入設(shè)計(jì)功能，結(jié)合電子線路的設(shè)計(jì)加以完成一個(gè)可應(yīng)用于數(shù)字系統(tǒng)開(kāi)發(fā)或?qū)嶒?yàn)時(shí)做輸入脈沖信號(hào)或基準(zhǔn)脈沖信號(hào)用的信號(hào)發(fā)生器，它具結(jié)構(gòu)緊湊 ，性能穩(wěn)定，設(shè)計(jì)結(jié)構(gòu)靈活，方便進(jìn)行多功能組合的特點(diǎn)，經(jīng)濟(jì)實(shí)用，成本低廉。 VHDL language. 目錄 摘要 6 第 1 章 前言 6 波形產(chǎn)生模塊 FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改，這樣就極大地提高了電子系統(tǒng)設(shè)計(jì)的靈活性和通用性，縮短了產(chǎn)品的上市時(shí)間并降低可電子系統(tǒng)的開(kāi)發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD 能完成任何數(shù)字器件的功能，從簡(jiǎn)單的 74 電路到高性能的 CPU。 VHDL 是一種新興的程序設(shè)計(jì)語(yǔ)言，使用 VHDL進(jìn)行設(shè)計(jì)其性能總是比常規(guī)使用 CPU或者 MCU的程序設(shè)計(jì)語(yǔ)言在性能上要高好幾個(gè)數(shù)量級(jí)。在設(shè)計(jì)領(lǐng)域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設(shè)計(jì)的宗旨都是離不開(kāi)以下幾點(diǎn)：實(shí)用性高、成本低、可升級(jí)、功能完善可擴(kuò)展等！使用專用的數(shù)字電路設(shè)計(jì)的信號(hào)發(fā)生器，設(shè)備成本高、使用復(fù)雜。幅度可調(diào)功能由于比較簡(jiǎn)單，可以在 FPGA 外部利用硬件電路實(shí)現(xiàn)。 方案三 采用 VHDL 語(yǔ)言來(lái)編程，然后下載文件到 FPGA 來(lái)實(shí)現(xiàn)。此信號(hào)發(fā)生器的特點(diǎn)及功能集成度高，因采取整體模塊式設(shè)計(jì)，在此也考慮到實(shí)際應(yīng)用中，萬(wàn)一 FPGA 的邏輯門數(shù)量不夠，特準(zhǔn)備了一套備用方案。 f ( t ) A t 0 . 5 T