【文章內(nèi)容簡介】 988 年， Milstd454 規(guī)定所有為美國國防部設(shè)計(jì)的 ASIC 產(chǎn)品必須采用 VHDL 來進(jìn)行描述。 1993 年，經(jīng)過幾年的修訂 和擴(kuò)展，IEEE 公布了 VHDL 的新版本 IEEE1164。 1996 年， 成為 VHDL 的綜合標(biāo)準(zhǔn)。 1995 年，我國國家技術(shù)監(jiān)督局制定的《 CAD 通用技術(shù)規(guī)范》推薦 VHDL 作為我國電子設(shè)計(jì)自動(dòng)化硬件描述語言的國家標(biāo)準(zhǔn)。自此， VHDL 在我國迅速開始普及。 縱觀 VHDL 的發(fā)展過程， VHDL 不但適應(yīng)了當(dāng)今 EDA 技術(shù)的發(fā)展，反過來它還變革性地促進(jìn)了 EDA 技術(shù)的進(jìn)步。正是因?yàn)橛辛?VHDL 這一功能強(qiáng)大的硬件描述語言，電子系統(tǒng)的硬件設(shè)計(jì)軟件化才真正成為現(xiàn)實(shí)。如今，大多數(shù)的 EDA 工具都采用VHDL 來作為主要的硬 件描述語言。 VHDL 的優(yōu)點(diǎn) [4] VHDL 迅速普及主要源于其強(qiáng)大的自身功能和特點(diǎn)。主要優(yōu)點(diǎn)如下： 1）覆蓋面廣，有強(qiáng)大的系統(tǒng)硬件描述能力 ? VHDL 可以覆蓋行為描述、 RTL (寄存器傳輸 )級(jí)描述、門描述、電路描述和物理參數(shù)描述（包括延時(shí)、功耗、頻率、幾何尺寸等）。 ? VHDL 還具有豐富的數(shù)據(jù)類型 。 即可以支持預(yù)定義的數(shù)據(jù)類型，也可以自己定義數(shù)據(jù)類型。這樣便給硬件描述帶來了較大的自由度，使設(shè)計(jì)人員能夠方 6 便地使用 VHDL 創(chuàng)建高層次的系統(tǒng)模型。 2）可讀性好、易于修改 在硬件電路設(shè)計(jì)過程中，主 要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)閂HDL 易讀和結(jié)構(gòu)模塊化，所以易于修改設(shè)計(jì)。 3）獨(dú)立于器件的設(shè)計(jì)，與工藝無關(guān) 用 VHDL 進(jìn)行硬件電路設(shè)計(jì)時(shí)，并不需要首先考慮選擇完成設(shè)計(jì)的器件，也就是說， VHDL 并沒有嵌入具體的技術(shù)和工藝約定，設(shè)計(jì)人員可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化，不需要考慮其他問題。當(dāng)一個(gè)設(shè)計(jì)描述完成以后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。 4）易于移植和設(shè)計(jì)資源共享 由于 VHDL 是一種國際標(biāo)準(zhǔn)化的硬件描述語言，對(duì)于同一個(gè)設(shè)計(jì)描述，它可以移植到符合相同標(biāo)準(zhǔn)的任意系統(tǒng)或 平臺(tái)上運(yùn)行。 對(duì)于一些較大的通用性硬件電路，目前已經(jīng)有專門的 IP 核出售，因此，能實(shí)現(xiàn)設(shè)計(jì)資源的有償使用，可大大縮短設(shè)計(jì)周期，加快設(shè)計(jì)產(chǎn)品的上市速度。 VHDL 設(shè)計(jì)硬件電路的方法 [5][6] VHDL 是 IEEE 所確認(rèn)的一種標(biāo)準(zhǔn)化硬件描述語言，它在設(shè)計(jì)描述的過程中有一定的設(shè)計(jì)流程可以遵循。一般來講， VHDL 的設(shè)計(jì)流程主要包括以下幾個(gè)步驟： 1) 設(shè)計(jì)規(guī)范的定義 采用 VHDL 進(jìn)行設(shè)計(jì)描述之前，設(shè)計(jì)人員首先要對(duì)電子系統(tǒng)的設(shè)計(jì)目的和設(shè)計(jì)要求有一個(gè)明確、清晰的認(rèn)識(shí)，然后形成 整 體設(shè)計(jì)規(guī)范的定義，這一步驟對(duì)以后的設(shè)計(jì)來說是非常重要的。設(shè)計(jì)規(guī)范的定義將對(duì)后面的設(shè)計(jì)步驟起到提綱挈領(lǐng)的作用，它相當(dāng)于系統(tǒng)設(shè)計(jì)的總體方案。 2) 采用 VHDL 進(jìn)行設(shè)計(jì)描述 采用 VHDL 進(jìn)行設(shè)計(jì)描述主要包括設(shè)計(jì)規(guī)劃和程序編寫兩個(gè)步驟。設(shè)計(jì)規(guī)劃的主要任務(wù)是進(jìn)行設(shè)計(jì)方式的選擇以及是否進(jìn)行模塊劃分。通常情況下，設(shè)計(jì)中采用的設(shè)計(jì)方式包括直接設(shè)計(jì)，自頂向下設(shè)計(jì)和自底向上設(shè)計(jì)，一般采用自頂向下的設(shè)計(jì)方法。模塊劃分是設(shè)計(jì)過程中一個(gè)非常重要的步驟。模塊劃分的好壞將會(huì)直接影響到最 7 終的電路設(shè)計(jì)，因此設(shè)計(jì)人員在這一步應(yīng)該花費(fèi)一定的時(shí)間，從而保證模塊劃分的最優(yōu)化。 進(jìn)行完設(shè)計(jì)規(guī) 劃后，設(shè)計(jì)人員就可以按照模塊劃分來編寫各個(gè)模塊的 VHDL 程序，然后將各個(gè)模塊的 VHDL 程序組合在一起，從而完成整個(gè)設(shè)計(jì)的 VHDL 描述。 3) VHDL 程序仿真 在設(shè)計(jì)流程中，綜合、優(yōu)化和裝配 (或者布局布線 )等后續(xù)操作往往需要花費(fèi)大量的時(shí)間。一旦在后續(xù)工作中發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤，設(shè)計(jì)人員往往需要修改 VHDL 描述，然后再重新進(jìn)行綜合、化和裝配 (或者布局布線 ) 等后續(xù)操作，如此反反復(fù)復(fù)，將會(huì)浪費(fèi)大量的時(shí)間和人力物力。因此，設(shè)計(jì)人員常常在完成編碼后采用仿真器對(duì) VHDL設(shè)計(jì)描述進(jìn)行仿真 (有時(shí)稱作前仿真 )，這樣可以提早發(fā)現(xiàn)設(shè)計(jì)錯(cuò)誤， 節(jié)省時(shí)間，縮短開發(fā)周期。 4) 綜合、優(yōu)化和裝配 (或者布局布線 ) 綜合是指將較高層次的抽象描述轉(zhuǎn)化到較低級(jí)別抽象的一種方法，簡單地說，就是將設(shè)計(jì)的描述轉(zhuǎn)化成底層電路表示。通常，綜合的結(jié)果是一個(gè)網(wǎng)表或者是一組邏輯方程。 優(yōu)化是指將設(shè)計(jì)的時(shí)延縮到最小和有效利用資源。幾乎所有高級(jí) VHDL 綜合工具都可以使用約束條件對(duì)設(shè)計(jì)進(jìn)優(yōu)化。約束條件的設(shè)置主要包括時(shí)間約束和面積約束。 對(duì)設(shè)計(jì)描述進(jìn)行完綜合和優(yōu)化操作后， EDA 工具需要將綜合和優(yōu)化的邏輯結(jié)果分配到一個(gè)邏輯器件中。通常，裝配用來描述對(duì)一定的 CPLD 的資源進(jìn)行分配的過程；布局 布線則是將綜合和優(yōu)化后生成的邏輯規(guī)劃到一個(gè) FPGA 的邏輯結(jié)構(gòu)中，然后將各邏輯單元放置到相應(yīng)優(yōu)化的位置，最后在邏輯元胞之間、邏輯元胞和 I/O 口之間進(jìn)行布線。 5) 裝配 (或布局布線 )后的仿真 與 VHDL 程序仿真不同，裝配 (或布局布線 ) 后的仿真不僅要對(duì)設(shè)計(jì)描述的邏輯功能進(jìn)行驗(yàn)證，而且還要對(duì)設(shè)計(jì)描述的時(shí)序功能進(jìn)行驗(yàn)證。如果時(shí)序不能滿足，那么需要回到前面的步驟重新進(jìn)行操作。通常，裝配 (或布局布線 ) 后的仿真有時(shí)候被稱為后仿真。 6) 器件編程 器件編程就是將設(shè)計(jì)描述經(jīng)過編譯、綜合、優(yōu)化和裝配 (或者布局布線 ) 后的結(jié)果， 8 經(jīng)過一 定的映射轉(zhuǎn)化成器件編程所需要的數(shù)據(jù)文件格式，然后通過燒片器或者下載電纜將數(shù)據(jù)文件下載到器件中的過程。 9 第二章 HDB3 碼的編譯 規(guī)則 主要的基帶傳輸碼型 要了解 HDB3 碼的編碼規(guī)則，必須了解 NRZ碼以及 AMI 碼。 NRZ全稱 NonReturn to Zero，即單極性不歸零碼。即信號(hào) 1 有脈沖，信號(hào) 0 無脈沖，占空比 100% 。為克服 NRZ 信號(hào)存在直流分量以及豐富的高頻分量，一般采用雙極型歸零碼AMI(Alternate Mark Inversion)： 0 信號(hào)依然無脈沖， 1 信號(hào)采用兩種交替極性的脈沖傳輸，占空比 為 50% 。這種碼型不存在直流分量，且高頻分量較 NRZ 要少。然而在實(shí)際應(yīng)用中，人們發(fā)現(xiàn) 0 信號(hào)占有較大的比重，而連續(xù)的 0 信號(hào)對(duì)系統(tǒng)的同步以及時(shí)鐘頻率的提取較為不利，而采用 HDB3 碼是解決這一問題的方法之一。 [7] HDB3碼的編碼 規(guī)則 HDB3 碼是 AMI 碼的改進(jìn)型。它克服了 AMI 碼的長連 0 串現(xiàn)象。 HDB3 碼的編碼規(guī)則： 第一步：將消息代碼變換成 AMI 碼； 第二步：檢查 AMI 碼中的連 0 情況，當(dāng) 4 個(gè)或 4 個(gè)以上的連 0 串時(shí)，則保持 AMI 的形式不變；若出現(xiàn) 4 個(gè)或 4 個(gè)以上連 0 串時(shí)，則將 1 后的第 4 個(gè) 0 變?yōu)榕c前一非 0 符號(hào)（ +1 或 1）同極性的符號(hào)，用 V 表示（ +1 記為 +V， 1 記為 V）。 第三步：檢查相鄰 V 符號(hào)間的非 0 符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再將當(dāng)前的 V 符號(hào)的前一非 0 符號(hào)后的第 1 個(gè) 0 變?yōu)?+B 或 B 符號(hào)，且 B 的極性與前一非 0 符號(hào)的極性相反，并使后面的非 0 符號(hào)從 V 符號(hào)開始再交替變化。 例如 ，如表 21 所示 的例子。 表 21 HDB3 編碼舉例 代碼 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 0 1 HDB3 +1 0 1 +1 0 0 0 +V 0 1 +1 B 0 0 V 0 +1 10 HDB3碼的譯碼 規(guī)則 HDB3 碼的譯碼是編碼的逆過程，其譯碼相對(duì)于編碼較簡單。從其編碼原理可知，每一個(gè)破壞符號(hào) V 總是與前一非 0 符號(hào)同極性 [8]，因此，從收到的 HDB3 碼序列中，容易識(shí)別 V 符號(hào)，同時(shí)也肯定 V 符號(hào)及其前面的 3 個(gè)符號(hào)必是連 0 符號(hào)，于是可恢復(fù)成 4 個(gè)連 0 碼，然后再將所有的 1 變成 +1 后便得到原消息代碼。 舉例如表 21 所示。 表 21 HDB3 譯碼舉例 HDB3 +1 0 1 0 +1 1 0 0 0 1 +1 0 0 +1 1 0 +1 破壞符V,B V +B +V 譯碼 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 1 HDB3碼的檢錯(cuò) 能力 HDB3 碼具有檢錯(cuò)能力，當(dāng)傳輸過程中出現(xiàn)單個(gè)誤碼時(shí)，破環(huán)點(diǎn)序列的極性交替規(guī)律將受到破壞，因而可以在使用過程中監(jiān)測(cè)傳輸質(zhì)量。但單個(gè)誤碼有時(shí)會(huì)在接收端譯碼后產(chǎn)生多個(gè)誤碼。 HDB3 碼的平均誤增殖系數(shù)在 之間，有時(shí)高逹 2，這取決于譯碼方案。 [1] 11 第三章 HDB3 編碼器的 FPGA 實(shí)現(xiàn) 編碼器實(shí)現(xiàn)分析 在數(shù)字基帶傳輸系統(tǒng)中，從信源輸出的信號(hào)一般是用“ 0”、“ 1”兩種狀態(tài)表示的 單極性（ NRZ）碼。 [9]因此， HDB3 編碼器的主要轉(zhuǎn)換對(duì)象就是 NRZ 碼。由 HDB3碼的編碼規(guī)則可知，編碼器的工作主要是是按 AMI 碼對(duì)信號(hào)進(jìn)行編碼，判斷是否應(yīng)該加入破壞符 V， V 加入后是否該補(bǔ) B。由于需要檢查到四位連 ?0?才能進(jìn)行加 V 補(bǔ) B的操作，用于存放數(shù)據(jù)的移位寄存器就不能少。 設(shè)計(jì)難點(diǎn)在于加 V, B 的判決。 HDB3 編碼器的設(shè)計(jì)思 路 4 連‘ 0’的檢 出加 V 及判 ‘ 1’ 極性 當(dāng)輸入遇到 4 連 ‘ 0’ 時(shí)，按編碼規(guī)則，須以 000V 或 B00V 取代。因此需要先有一個(gè) 4 連 ‘ 0’ 檢出模塊 [10]。該模塊檢出 4 連 ‘ 0’ 時(shí)，產(chǎn)生 一個(gè)加 V 信號(hào)，把 V 取代最后一個(gè) ‘ 0’ ，同時(shí)根據(jù)前一個(gè) V 的極性判斷當(dāng)次 V 的極性。當(dāng)輸入為‘ 1’時(shí)，就按 AMI 碼判其極性。 取代節(jié) 選取 當(dāng)檢出 4 連 ‘ 0’ 時(shí)，除了加 V 外，還 須 要考慮用 B 取代第一 個(gè) ‘ 0’ ，還是保持第一個(gè) ‘ 0’ 不變地輸出?？梢栽诩?V 的時(shí)候 根據(jù)前一個(gè) V 和 4 連 ‘ 0’ 碼前一脈沖的極性， 去 判斷加 B，還是保持 ‘ 0’ 碼。若 須 要加 B，則進(jìn)行加 B 的操作，同時(shí)判斷 B的極性。其極性可根據(jù) B00V 來決定，因?yàn)?B00V 中 B 跟 V 是同極性的。 整體思路原理如圖 31 所示。 圖 31 HDB3 編碼器實(shí)現(xiàn)原理圖 12 加 B00V 還是加 000V，可根據(jù)如表 31 中相關(guān)的極性關(guān)系進(jìn)行判斷。 表 31 取代節(jié)極性判決 前一破壞點(diǎn)的極性 ＋ － ＋ － 4 連 0 碼前一脈沖的極性 ＋ － － ＋ 取代節(jié) － 00－ ＋ 00＋ 000－ 000＋ B00V 000V 設(shè)計(jì)建模 由于 HDB3 碼是雙極性的，而 CPLD/FPGA 只能進(jìn)行單極性處理。因此須把 HDB3碼的雙極性變換為單極性，以便 FPGA 器件對(duì)其進(jìn)行處理。將 HDB 碼的‘ +1’，‘ 0’，‘ 1’用數(shù)字信號(hào) 1,0 重新編碼，用 01 編碼‘ +1’，用 00 編碼‘ 0’，用 11 編碼‘ 1’ 。如表 32 所示 ， 其中低位與其本來數(shù)值相符，高位則以 0 來標(biāo)識(shí)‘ +’ ,用 1 來標(biāo)識(shí)‘ ’。 表 32 HDB3 的碼元重新編碼 HDB3 碼元 自定單極性標(biāo) 識(shí) +1 01 0 00 1 11 因此在 最后 ， 須 加 接外部電路，把單極性轉(zhuǎn)換為雙極性輸出。如利用一個(gè)四選一的數(shù)據(jù)選擇器 CC4052（其功能表如表 33 所示），二維數(shù)組作為 CC4052 的選擇地址，在輸出端 out 可以得到符合規(guī)則的 “+1”、 “1”、 “0”變化波形。 表 33 CC4052 功能表 輸入 導(dǎo)通通道 INH A1 A0 L L L I0/O0O/I L L H I1/O1O/I L H L I2/O2O/I L H H I3/O3O/I H X X 無 把得到兩個(gè)輸出的分別接到 A1， A0 作地址控制端，便可使其輸出相應(yīng)電平。 13 4 連 0 的檢出 ， AMI 編碼 及插 V 先 進(jìn)行 4 連 0 的檢出， 再 把輸入的 NRZ 按 AMI 編碼，用 t0 記錄連 0 的情況，若檢出 4 連 0 ( t0=3) 就進(jìn)行加 V 的操作，整個(gè)過程都須記