【文章內(nèi)容簡介】 極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、 設(shè)計過程和設(shè)計觀念，促進了 EDA 技術(shù)的迅速發(fā)展。 【 4】 EDA 技術(shù)就是以計算機為工具，設(shè)計者在 EDA軟件平臺上，用硬件描述語言VHDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯 片的適配編譯、邏輯映射和編程下載等工作。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。 利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論文） 11 出 IC 版圖或 PCB版圖的整個過程的計算機上自動處理完成。 現(xiàn)在對 EDA 的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA的應(yīng)用。目前 EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使 用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 【 3】 Max+pluxII 簡介 Max+plusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的 EDA 軟件。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。 【 5】 Max+plusⅡ開發(fā)系統(tǒng)的特點 開放的界面 Max+plusⅡ支持與 Cadence， Exemplarlogic， Mentor Graphics， Synplicty， Viewlogic 和其它公司所提供的 EDA 工具接口。 與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 完全集 成化 Max+plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這 樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 豐富的設(shè)計庫 Max+plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74系列的全部器件 和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境 用戶化。 硬件描述語言（ HDL） Max+plusⅡ軟件支持各種 HDL 設(shè)計輸入選項，包 括 VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 Opencore 特征 Max+plusⅡ軟件具有開放核的特點，允許設(shè)計人員添加自己認(rèn)為有價值的宏 函數(shù)。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論文） 12 VHDL 語言 基本介紹 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的認(rèn)可，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述 語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 與 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 【 6】 VHDL 語言是一種用于電路設(shè)計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言 。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 。因此它的應(yīng)用主要是應(yīng)用在數(shù)字 電路的設(shè)計中。目前，它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD 的設(shè)計中。當(dāng)然在一些實力較為雄厚的單位，它也被用來設(shè)計ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具 有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義 了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。 VHDL 語言設(shè)計的特點 與其他硬件描述語言相比， VHDL 具有以下特點： （ 1）功能強大、設(shè)計靈活 VHDL 具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級描述。VHDL 支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。 VHDL 還支持各種設(shè)計方法，既支持自底向上的設(shè)計 ，又支持自頂向山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論文） 13 下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。 （ 2）支持廣泛、易于修改 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用 VHDL 編寫的源代碼，因為 VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。 （ 3）強大的系統(tǒng)硬件描述能力 VHDL 具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合 的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建。 【 7】 （ 4）高層次的系統(tǒng)模型。 獨立于器件的設(shè)計、與工藝無關(guān)設(shè)計人員用 VHDL 進行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。 （ 5）很強的移植能力 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能 。 （ 6）易于共享和復(fù)用 VHDL 采用基于庫（ Library）的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進行復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進行交流和共享，減少硬件電路設(shè)計。 VHDL 語言優(yōu)勢 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 （ 3） VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論文） 14 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié) 構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。 【 8】 第四章 漢明碼編譯系統(tǒng)模塊設(shè)計與實現(xiàn) 4． 1 漢明碼編譯原理設(shè)計 原理圖如圖 41所示： 圖 41 原理圖 該系統(tǒng)一共有四大模塊： （ 1） 16 位序列產(chǎn)生與分組模塊 （ 2）編碼模塊 （ 3）加錯模塊 （ 4）譯碼與分組串行 4． 2 系統(tǒng)模塊設(shè)計 16 位比特序列產(chǎn)生與分組模塊 管腳說明 CLK:輸入的時鐘， std_logic 數(shù)據(jù)類型，上升沿有效。 CLR:輸入清零信號 ,高電平有效。 ZO：輸出的序列， std_logic 數(shù)據(jù)類型。 dataout16:每 4個 bit 輸出一次， std_logic_vector(3 downto 0)數(shù)據(jù)類型。 功能 該序列可以固定的輸出 0110 1111 0010 1101 16 位二進制數(shù)，并且能夠每16 位循環(huán)一次。 ZO 輸出管腳是直接輸出的串行數(shù)據(jù)，并沒有進行分組處理，而dataout16 管腳實現(xiàn)了分組功能，即每四位分為一組。這樣 16 位數(shù)據(jù)分成了四組。 【 9】 用 VHDL 語言實現(xiàn) 首先選擇一個計數(shù)變量，每當(dāng)計數(shù)一次就輸出一個 bit。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論文） 15 IF(CLR=39。139。)THEN COUNT=0000。 ELSE IF(CLK=39。139。AND CLK39。EVENT)THEN IF(COUNT=1111)THEN COUNT=0000。 ELSE COUNT=COUNT+39。139。 END IF。 END IF。 END IF。 CASE COUNT IS WHEN 0000=Z=39。039。 WHEN 0001=Z=39。139。 WHEN 0010=Z=39。139。 WHEN 0011=Z=39。039。 WHEN 0100=Z=39。139。 WHEN 0101=Z=39。139。 WHEN 0110=Z=39。139。 WHEN 0111=Z=39。139。 WHEN 1000=Z=39。039。 WHEN 1001=Z=39。039。 WHEN 1010=Z=39。139。 WHEN 1011=Z=39。039。 WHEN 1100=Z=39。139。 WHEN 1101=Z=39。139。 WHEN 1110=Z=39。039。 WHEN OTHERS=Z=39。139。 END CASE。 然后將輸出存入一個矢量數(shù)據(jù) dataout16 中： if clr=39。139。 then dataout16=0000。 elsif rising_edge(clk) then if temp14 then case temp is when 0=a(3):=Z。temp:=1。 when 1=a(2):=Z。temp:=2。 when 2=a(1):=Z。temp:=3。 when 3=a(0):=Z。temp:=0。temp1:=temp1+1。 dataout16=a(3)amp。a(2)amp。a(1)amp。a(0)。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計（論