【正文】 interference , affer testing and simulation ,thus proving that the (7, 4)Hanmming code has the ability to correct a wrong code. Key words: encode。 基于 VHDL 漢明碼編譯碼器的設(shè)計(jì)與實(shí)現(xiàn) 目 錄 摘 要 ............................................. 1 第一章 緒論 ................................... 3 ................................... 3 ................................... 3 ....................................... 4 第二章 漢明碼及漢明碼編譯原理 ................. 4 2． 1 糾錯(cuò)編碼的基本原理 .................................. 4 分組碼基本原理 ..................................... 4 分組碼的碼重和碼距 ................................. 5 漢明碼編譯原理 ....................................... 8 第三章 VHDL語(yǔ)言與集成環(huán)境 .................... 10 3． 1 EDA概念 ........................................... 10 MAX+PLUXII簡(jiǎn)介 ....................................... 11 VHDL 語(yǔ)言 ........................................... 12 基本介紹 .......................................... 12 VHDL 語(yǔ)言設(shè)計(jì)的特點(diǎn) ............................... 12 VHDL 語(yǔ)言優(yōu)勢(shì) ..................................... 13 第四章 漢明碼編譯系統(tǒng)模塊設(shè)計(jì)與實(shí)現(xiàn) ........... 14 4． 1 漢明碼編譯原理設(shè)計(jì) ................................ 14 4． 2 系統(tǒng)模塊設(shè)計(jì) ...................................... 14 16 位比特序列產(chǎn)生與分組模塊 ....................... 14 編碼模塊 ......................................... 16 加錯(cuò)模塊 ......................................... 16 譯碼與分組模塊 .................................... 17 第五章 系統(tǒng)仿真、調(diào)試和結(jié)果分析 .............. 18 16 位序列產(chǎn)生與分組模塊仿真 .......................... 18 仿真圖 ............................................ 18 結(jié)果分析 ......................................... 19 編碼模塊仿真 ....................................... 19 仿真圖 ............................................ 19 結(jié)果分析 ......................................... 19 加錯(cuò)模塊 ............................................ 19 仿真圖 ............................................ 19 結(jié)果分析 ......................................... 20 譯碼與分組串行模塊仿真 .............................. 20 結(jié)果分析 ......................................... 20 系統(tǒng)仿真 ............................................ 20 頂層圖 ........................................... 20 結(jié)果分析 ......................................... 25 第六章 總結(jié) .................................. 25 參考文獻(xiàn) .......................................... 26 附錄程序： ........................................ 28山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 1 摘 要 在通信系統(tǒng)中，要提高信息傳輸?shù)挠行?，我們將信源的輸?經(jīng)過(guò)信源編碼用較少的符號(hào)來(lái)表達(dá)信源消息，這些符號(hào)的冗余度很小，效率很高，但對(duì)噪聲干擾的抵抗能力很弱。 decode。這就好象我們運(yùn)送一批玻璃杯一樣，為了保證運(yùn)送途中不出現(xiàn)打爛玻璃杯的情況，我們通常都用一些泡沫或海棉等物將玻璃杯包裝起來(lái)，這種包裝使玻璃杯所占的容積變大，原來(lái)一部車能裝 5000 各玻璃杯的，包裝后就只能裝 4000 個(gè)了，顯然包裝的代價(jià)使運(yùn)送玻璃杯的有效個(gè)數(shù)減少了。包括學(xué)習(xí) VHDL 編程語(yǔ)言、方法和仿真結(jié)果的查看、處理等。 論文的內(nèi)容安排 第二章將介紹 漢明碼及漢明碼編譯原理。 其中任一碼組在傳輸中若發(fā)生一個(gè)或多個(gè)錯(cuò)碼，則將變成另一個(gè)信息碼組。 上面這種編碼只能檢測(cè)錯(cuò)碼，不能糾正錯(cuò)碼。 在分組碼中，監(jiān)督碼元僅監(jiān)督本碼組中的信息碼元。 最小碼距：把某種編碼中各個(gè)碼組之間距離的最小值稱為最小 碼距 (d0)。若碼組 A中發(fā)生一個(gè)錯(cuò)碼，則我們可以認(rèn)為 A 的位置將移動(dòng)至以 O點(diǎn)為圓心，以 1 為半徑的圓上某點(diǎn)，但其位置不會(huì)超出此圓。這兩個(gè)圓是不重疊的。 在解釋此式之前，先來(lái)分析圖 所示的例子。 這種工作方式 是自動(dòng)在糾錯(cuò)和檢錯(cuò)之間轉(zhuǎn)換的。由于兩個(gè)校正子的可能值有 4 中組合： 00， 01， 10， 11，故能表示 4 種不同的信息。這就意味著 a3 、 a a5和 a6四個(gè)碼元構(gòu)成偶數(shù)監(jiān)督關(guān)系： 24561 aaaaS ???? 同理， a a a5 和 a6構(gòu)成偶數(shù)監(jiān)督關(guān)系： 13562 aaaaS ???? 以及 a0、 a a4 和 a6 構(gòu)成偶數(shù)監(jiān)督關(guān)系 03463 aaaaS ???? 在發(fā)送端編碼時(shí)，信息位 a a a4 和 a3 的值決定于輸入信號(hào)，因此它們是隨機(jī)的?？梢姡瑵h明碼是一種高效碼。 現(xiàn)在對(duì) EDA 的概念或范疇用得很寬。 與結(jié)構(gòu)無(wú)關(guān) Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的 FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡(jiǎn)稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 VHDL 的英文全寫是： VHSIC（ Very High Speed Integrated Circuit） Hardware 。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合 的混合級(jí)描述。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。 【 8】 第四章 漢明碼編譯系統(tǒng)模塊設(shè)計(jì)與實(shí)現(xiàn) 4． 1 漢明碼編譯原理設(shè)計(jì) 原理圖如圖 41所示： 圖 41 原理圖 該系統(tǒng)一共有四大模塊： （ 1） 16 位序列產(chǎn)生與分組模塊 （ 2）編碼模塊 （ 3）加錯(cuò)模塊 （ 4）譯碼與分組串行 4． 2 系統(tǒng)模塊設(shè)計(jì) 16 位比特序列產(chǎn)生與分組模塊 管腳說(shuō)明 CLK:輸入的時(shí)鐘， std_logic 數(shù)據(jù)類型，上升沿有效。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 15 IF(CLR=39。139。 WHEN 0010=Z=39。 WHEN 0110=Z=39。 WHEN 1010=Z=39。 WHEN 1110=Z=39。 elsif rising_edge(clk) then if temp14 then case temp is when 0=a(3):=Z。temp1:=temp1+1。 其中變量 temp1 是數(shù)組個(gè)數(shù)，按照每 16 分四個(gè)組則可分四個(gè)數(shù)組，所以其值是從 0 到 3 四個(gè)整數(shù)， temp 變量標(biāo)志一個(gè)數(shù)組中的第幾位，如果 temp=0，則是相應(yīng)數(shù)據(jù)中的第一個(gè)比特。 b(2)=a(3) xor a(2) xor a(1)。 WHEN 010 = S(1):=NOT DATAIN(1)。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 17 WHEN 100 = S(3):=NOT DATAIN(3)。 WHEN 110 = S(5):=NOT DATAIN(5)。 end case。 ss(0):=a(6) xor a(4) xor a(3) xor a(0)。n=100。n=000。bb(3)。039。temp:=3。 end if。 譯碼與分組串行模塊仿真 仿 真 圖 圖 541 譯碼與分組串行模塊仿真 結(jié)果分析 a 是輸入數(shù)據(jù)，此數(shù)據(jù)是經(jīng)過(guò)加錯(cuò)處理后的數(shù)據(jù)，原始數(shù)據(jù)是 0110011，控制第五位發(fā)生錯(cuò)誤，輸出 0100011，即是 a,經(jīng)過(guò)譯碼輸出 b=0110，可見已經(jīng)將錯(cuò)位糾正，輸出 s 指示出糾正了哪一位，正好與控制位相同，輸出 m1 是將數(shù)組b進(jìn)行串行輸出。 山東輕工業(yè)學(xué)院 2021 屆本科生畢業(yè)設(shè)計(jì)（論文） 24 圖 5526 C=110時(shí)的仿真結(jié)果 當(dāng)錯(cuò)位控制 C=111，即使第 7位（從右邊數(shù)）發(fā)生錯(cuò)誤。可以增加一位組成（ 8， 4）漢明碼，增加一位可用于奇偶校驗(yàn)，根據(jù)（ 7， 4）漢明碼的譯碼情況與對(duì)整個(gè)碼進(jìn)行的奇偶校驗(yàn)可以判斷是否發(fā)生兩位錯(cuò)碼。在今后的人生道路上，我會(huì)牢記老師們的教導(dǎo)和同學(xué)們的幫助，面對(duì)困難，要保持冷靜，敢于面對(duì)，因?yàn)槲也皇且粋€(gè)人。 END ENTITY SENQ16GEN。139。 END PROCESS。039。139。039。139。 END PROCESS。temp:=1。dataout16=a(3)amp。 end ARCHITECTURE。 b(4)=a(1)。 USE 。DATAOUT=DATAIN(6 DOWNTO 1)amp。 S(2)amp。 S(4)amp。DATAIN(5 DOWNTO 0)。 USE 。 signal BBB1:std_logic_vector(3 downto 0)。 bb:=a。n=100。n=000。bb(3)。039。temp:=3。 end if。 end process。 when 3=s4=bbb(0)。temp:=1。 end process。 s=n(2)amp。n=101。n=001。 signal n:std_logic_vector(2 downto 0)。漢明碼輸入 s:out std_logic_vector(2 downto 0)。 end case。 WHEN 110 = S(5):=NOT DATAIN(5)。 WHEN 100 = S(3):=NOT DATAIN(3)。 WHEN 010 = S(1):=NOT DATAIN(1)。 ENTITY add1error IS PORT(datain : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 b(2)=a(3) xor a(2) xor a(1)。 use 。a