【正文】 VHDL 硬件描述語言 VHDL 語言的歷史 美國國防部在 20世紀(jì) 70 年代末和 80 年代初提出了 VHSIC（ Very High Speed Integrated Circuit）計劃， VHSIC 計劃的目標(biāo)是為了下一代集成電路的生產(chǎn)、實本科畢業(yè)設(shè)計 說明書 第 5 頁 共 33 頁 現(xiàn)階段性的工藝極限以及完成 10 萬門級以上的設(shè)計建立一項新的描述方法。 VHDL 語言的結(jié)構(gòu)和設(shè)計方法受到了 ADA 語言的影響，并吸收了其他硬件描述語言的優(yōu)點。直到 1987 年 12 月 VHDL 語言才被接納為 IEEE1076 標(biāo)準(zhǔn)。 1993 年，IEEE1076 標(biāo)準(zhǔn)被修訂，更新為新的 VHDL 語言標(biāo)準(zhǔn) IEEE1164。 1995 年我國國家技術(shù)監(jiān)督局制定的《 CAD 通用技術(shù)規(guī)范》推薦 VHDL 語言作為我國電子設(shè)計自動化硬件描述語言的國家標(biāo)準(zhǔn) [6]。①強(qiáng)大的功能和靈活性： VHDL 語言具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的程序來描述復(fù)雜的邏輯控制。這樣，設(shè)計人員就可以集中精力來進(jìn)行設(shè)計的構(gòu)思。由于 VHDL 語言是一種標(biāo)準(zhǔn)化的硬件描述語言，因此同一個設(shè)計的 VHDL 語言描述可以被不同的 EDA 工具支持，從而使得 VHDL 語言程序的移植成為可能。 ⑤易于 ASIC 移植： VHDL 語言效率高的重要體現(xiàn)之一就是如果設(shè)計 人員的設(shè)計是被綜合到一個 CPLD 器件或 FPGA 器件，那么就可以使設(shè)計的產(chǎn)品以最快的的速度上市。⑥ VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用： VHDL語言的語法規(guī)范、標(biāo)準(zhǔn)，可讀性強(qiáng)。 本科畢業(yè)設(shè)計 說明書 第 6 頁 共 33 頁 VHDL 語言的設(shè)計流程 采用 VHDL 語言設(shè)計硬件電路系統(tǒng)的設(shè)計流程一般可以分為以下幾個步驟。②編寫描述硬件電路系統(tǒng)功能的 VHDL 語言程序。④ VHDL 語言的綜合、優(yōu)化和布局布線。⑥器件的編程。 本科畢業(yè)設(shè)計 說明書 第 7 頁 共 33 頁 第 3 章 數(shù)據(jù)采集系統(tǒng)的 構(gòu)成 數(shù)據(jù)采集 系統(tǒng) 技術(shù) 指標(biāo) 采樣方式 有兩種基本的數(shù)字化采樣方式：實時采樣與等效時間采樣。這樣一直將整個信號波形數(shù)字化后存入波形存儲器。其主要缺點是時間分辨率較差。若對信號的時間分辨率要求很高，那么每個采樣點的數(shù)字化工作就可能來不及做了。 等效時間采樣技術(shù)可以實現(xiàn)很高的數(shù)字化轉(zhuǎn)換速率。由于波形可以重復(fù)取得，故采樣可以用較慢速度進(jìn)行。這樣就可以把許多采集的樣本合成一個采樣密度較高的波形。 量化過程 模數(shù)轉(zhuǎn)換器具有把模擬信號 Xa轉(zhuǎn)變?yōu)閿?shù)字信號 Xd的功能。數(shù)字信號可以用一系列的數(shù)來表示，而每一個數(shù)又是由有限個數(shù)碼來表示的。量化電平一般用 Q來表 示，因此有： NFSRVQ 2? 本次設(shè)計中 UFSR的值為 5V，所采用的 A/D 為 12 位的 AD9221 芯片，所以可得量本科畢業(yè)設(shè)計 說明書 第 8 頁 共 33 頁 化電平 Q 為 25mV。在實際量化時，碼位擴(kuò)展有一最大限度，因此就必須允許有一定的誤差，即量化過程必然要引入這種不定因素。 系統(tǒng) 分辨率 系統(tǒng)的分辨率是指數(shù)據(jù)采集系統(tǒng)可以分 辨的輸入信號最小變化量。表 示出了滿度值為10V時，數(shù)據(jù)采集系統(tǒng)的分辨率。模數(shù)轉(zhuǎn)換器的精度是一個系統(tǒng)精度的極限值，對一個 bit 分辨率的系統(tǒng)，采用一個 12bit 的 A/D 轉(zhuǎn)換器，數(shù)據(jù)采集系統(tǒng)中的 MUX 以及 SHA 的精度均應(yīng)明顯優(yōu)于選用的 A/D 器件，系統(tǒng)精度才能保證 [10]。對于一個包括模擬量輸入及模擬量輸出的采集系統(tǒng)，通過速率指系統(tǒng)每個通道、每秒鐘可采集、處理與輸出的樣本數(shù)。通過周期又常稱為系統(tǒng)響應(yīng)時間，或系統(tǒng)采集周期，這表征了系統(tǒng)從樣本輸入到輸出所需要的時間，即系統(tǒng)每采集一個有效數(shù)據(jù)所占用的時間。 本次設(shè)計具體的實現(xiàn) 本次設(shè)計可分采集部分 ， 存儲部分以及讀取部分這三大部分來實現(xiàn) 。 硬件電路 設(shè)計 原理 本設(shè)計 《 多通道同步高速 數(shù)據(jù) 采集系統(tǒng) 》 選 16 路不同 輸入通道進(jìn)行信號的采集 ，并將采集到的數(shù)據(jù)進(jìn)行實時存儲的設(shè)計。 其 結(jié)構(gòu) 框圖如下 圖 本次 設(shè)計的結(jié)構(gòu)框圖 傳統(tǒng)的設(shè)計思路不但要使用大量的外圍芯片，而且需主處理器直接控制各種采預(yù)處理 預(yù)處理 預(yù)處理 模 擬 開 關(guān) F P G A FLASH 并口 信號 1 信號 2 信號 16 A/D 時鐘 控制信號 本科畢業(yè)設(shè)計 說明書 第 10 頁 共 33 頁 集模塊和控制模塊，并完成各模塊和通道的自檢。然而，一般處理器的 I/O資源極其有限，而且又要求大量的匯編軟件配合，這就使設(shè)計移植變得比較困難；此外，由于 I/O的頻繁操作也不利于系統(tǒng)調(diào)度軟件的設(shè)計和其他軟件模塊的實傳統(tǒng)的設(shè)計方法，不但使系統(tǒng)設(shè)計較為龐 大，而且開發(fā)成本高、設(shè)計周期長、設(shè)計效率低。 本次設(shè)計的思路是：將 32路不同輸入通道中的模擬量送入多路數(shù)據(jù)選擇器（ ADG506），再由 FPGA芯片（ SC2S50）控制多路信號 選擇器（ ADG506）進(jìn)行信號選通，每次只能傳出一路信號。再將 數(shù)字量送入 FPGA芯片（ SC2S50）進(jìn)行地址譯碼，然后送入 FLASH存儲器 進(jìn)行數(shù)據(jù)存儲再通過并口對存儲在 FLASH芯片中的數(shù)據(jù)進(jìn)行處理操作 。 首先進(jìn)行原理圖設(shè)計 ,即為頂層文件設(shè)計 。最后進(jìn)行整個系統(tǒng)的仿真 ,實現(xiàn)總體要求 。第一路數(shù)據(jù)采集完成后，程序自動開始采集第二路的數(shù)據(jù)，并依次采集剩下通道的數(shù)據(jù)；當(dāng)采集完第 16路數(shù)據(jù)后，程序又將自動去采集第一路的數(shù)據(jù)，最后形成對 16信號進(jìn)行循環(huán)采集的過程。 前端模擬 信號 輸入 本數(shù)據(jù)采集系統(tǒng)是實現(xiàn) 32路模擬信號的實時采集，輸入信號范圍為 0+5 V的模擬電壓信號，因為輸入的模擬量已經(jīng)滿足了幅度大小要求，所以可在本系統(tǒng)的模擬輸入部分采用具有電流放大和起隔離作用的電壓跟隨器來實現(xiàn)，在綜合考慮了各種條件下，本設(shè)計選用的芯片是 TEXAS公司的 TLC2274電壓跟隨器。 內(nèi)部包含四組形式完全相同的運(yùn)算放大器，除電源共用外，四組運(yùn)放相互獨立。TLC2274的平面引腳圖如圖 ： 圖 TLC2274平面引腳圖 這里 TLC2274主要實現(xiàn)了電流放大即驅(qū)動能力的放大作用，為后面的 A/D轉(zhuǎn)換提供足夠的能量，另外， TLC2274也同時提供了電壓隔離的 作用，使后面負(fù)載的接入不會對輸出電壓發(fā)生影響。 由 TLC2274組成的前端模擬輸入部分如圖 ： 圖 前端模擬輸入電路 TLC2274實現(xiàn)了對前端 32路（ 0+5 V）模擬電壓信號的輸入采集，因為是電壓跟隨，所以輸出部分原封不動的復(fù)現(xiàn)了輸入信號的波形，且通過驅(qū)動能力的放大，使其進(jìn)入后續(xù)電路后沒有因為信號的減弱而發(fā)生失真。這里采用的多路選擇器是由 Analog Devices公司提供的 ADG506芯片來實現(xiàn)的。 ADG406轉(zhuǎn)換器是通過一個 4位二進(jìn)制輸入 A0、 A A A3可以把 16個模擬輸入量選擇其一經(jīng)過一個公有的輸出端進(jìn)行輸出。 ADG506的平面引腳圖如圖 ： 本科畢業(yè)設(shè)計 說明書 第 14 頁 共 33 頁 圖 ADG506的平面引腳圖 它具有 16個模擬量輸入端，四個數(shù)據(jù)選擇端，一個模擬量輸出端，以及其他的控制輸入端。其中， S1— S16引腳分別接入 AI1— AI16的模擬電壓輸入，A0、 A A A3分別接由控制邏輯芯片發(fā)出的數(shù)據(jù)選擇信號，其實質(zhì)上是一個計數(shù)功能， A0、 A A A3的值為（ 0 0 0 0） ～ （ 1 1 1 1），即實現(xiàn)了十進(jìn) 制數(shù) 0～ 16，因此可以選擇相應(yīng)的輸入通道來進(jìn)行輸出。 A/D 轉(zhuǎn)換電路部分 隨著電子技術(shù)和計算機(jī)技術(shù)的快速發(fā)展，計算機(jī)己經(jīng)成為處理各種信號的有力工具。在 自動控制，儀器儀表，數(shù)據(jù)采集系統(tǒng)中，越來越多地使用計算機(jī)進(jìn)行信息采集、處理，決策。一些高速數(shù)據(jù)測量中，比如瞬態(tài)測量、雷達(dá)、視頻處理、數(shù)字示波器，對模數(shù)轉(zhuǎn)換速度要求很高，這些方面的應(yīng)用推動了A/D朝高速方向發(fā)展。作為系統(tǒng)的核心， A/D轉(zhuǎn)換器早在九十年代初就有 500MHz轉(zhuǎn)換率的 AD9006/AD9007等產(chǎn)品問世。從應(yīng)用角度看，只要熟悉其外圍電路特性即可使用。 AD9221的平面引腳圖如圖 ： 圖 AD9221的平面引腳圖 本科畢業(yè)設(shè)計 說明書 第 16 頁 共 33 頁 這里 A/D9221芯片實現(xiàn)了一路輸入模擬量轉(zhuǎn)換成 12位的數(shù)字量輸出，在轉(zhuǎn)換速率和轉(zhuǎn)換精度方面均滿足了技術(shù)要求，它的轉(zhuǎn)換精度是 12bit，轉(zhuǎn)換速度可按要求分別選擇 、 、 。 由 A/D9221組成的 A/D轉(zhuǎn)換電路部分如圖 ： 圖 由 A/D9221組成的 A/D轉(zhuǎn)換電路 在 A/D轉(zhuǎn)換