基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)畢業(yè)設(shè)計(jì)論文-在線瀏覽
2025-08-05 17:10本頁面
【正文】 為DAC0832。它因?yàn)閮r(jià)格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，而得到了廣泛的應(yīng)用[7]。1LSB。+5~+15V。： DAC0832內(nèi)部邏輯結(jié)構(gòu)：CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效。AGND：模擬信號地。VREF：基準(zhǔn)電壓輸入線，范圍為10V～+10V。DGND：數(shù)字信號地。IOUT2：電流輸出端2，其值與IOUT1值之和為一常數(shù)。WR2：DAC寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于500ns）有效。VCC：電源輸入端，范圍為+5V～+15V。DAC0832的輸出放大和濾波電路采用TL082芯片搭建。[8]： TL082內(nèi)部結(jié)構(gòu)和引腳排列TL082為8引腳雙列直插式封裝，各引腳含義如下：（1）Output 1——輸出1；（2）Inverting input 1——反向輸入1；（3）Noninverting input 1——正向輸入1；（4）Vcc——電源12V；（5）Noninverting input 2——正向輸入2；（6）Inverting input 2——反向輸入2；（7）Output 2——輸出2；（8）Vcc+——電源+12V。一個(gè)按鍵控制CLR，另一個(gè)按鍵控制WREN。系統(tǒng)PCB圖見附錄一。： ADCINT： ADCINT仿真圖 CNT10B設(shè)計(jì)CNT10B中有一個(gè)用于RAM的9位地址計(jì)數(shù)器，它的工作時(shí)鐘CLK0由WREN控制：當(dāng)WREN=‘1’時(shí)，CLK0=LOCK0，LOCK0來自于ADC0809采樣控制器，這時(shí)處于采樣允許階段，RAM的地址鎖存時(shí)鐘inclock=CLKOUT=LOCK0；這樣每當(dāng)一個(gè)LOCK0的脈沖通過ADC0809時(shí)采到一個(gè)數(shù)據(jù)，并將它存入RAM中。把示波器接到DAC0832的輸出端就能看到波形。WREN是寫時(shí)能，高電平有效。： 時(shí)鐘控制，圖中D為8位數(shù)據(jù)輸入，CLK為系統(tǒng)時(shí)鐘輸入信號頻率，由系統(tǒng)時(shí)鐘信號輸入電路控制。 系統(tǒng)頂層原理框圖： 系統(tǒng)頂層仿真圖：系統(tǒng)各模塊VHDL程序見附錄二。將線性電源模塊、數(shù)據(jù)采集模塊、FPGA模塊、數(shù)據(jù)輸出模塊及按鍵控制模塊連接好，時(shí)鐘頻率由系統(tǒng)時(shí)鐘信號輸入電路提供，然后通過JTAG下載模式在線將生成的配置文件寫入芯片中，： 程序下載通過反復(fù)調(diào)試、修改、功能驗(yàn)證確認(rèn)無誤后，用示波器探頭接DAC0832輸出端。結(jié)論本設(shè)計(jì)從可編程邏輯器件（FPGA）著手，用VHDL語言，結(jié)合ADC080DAC083TL082等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。其放大電路和濾波電路用的芯片是TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD芯片。第三，RAM8采用8位，針對輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴(kuò)充ROM的容量。同時(shí)也感謝同組的同學(xué)以及我們專業(yè)其他同學(xué)，此次設(shè)計(jì)的順利完成少不了你們的毫無保留幫助和傾盡全力的支持，在此我衷心感謝你們。參考文獻(xiàn)英文翻譯Digital acquisition system circuit based on FPGAPhysics and information engineering collegeElectronic information science and technology major 070303029 Borui Lifaculty adviser Yongxi Zeng lecturer【Abstract】: This paper introduces the working principle and design process of the data acquisition system circuit based on FPGA. According to the principle of data collection technology, Altera pany in EP2C8Q208C8N chip in for the core device, collect data by the ADC0809 output data by the DAC0832, through the VHDL language programming plete simple oscilloscope software design, pilation, debugging, simulation and download and peripheral hardware circuit, and bining the final design debugging, data acquisition system circuit in Quartus II platform.【key words】: FPGA；Quartus II；VHDL；data acquisition附錄一 線性電源、FPGA外圍電路和FPGA最小系統(tǒng)連接口PCB
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