【導(dǎo)讀】用的一種全雙工串行數(shù)據(jù)傳輸協(xié)議。本設(shè)計基于FPGA器件實現(xiàn)對UART的波特率產(chǎn)生。功能模塊進行硬件描述。通過串口調(diào)試助手進行驗證，其結(jié)果完全符合UART協(xié)議的要。求和預(yù)期的結(jié)果。推動該潮流迅猛發(fā)展的引擎就是日趨完善的專用集成電路ASIC（Application. 它由早期的電子管、晶體管、小中規(guī)模集成電路、括全制定、半制定及可編程邏輯器件。因此可編程邏輯器件已成為實現(xiàn)ASIC的主要手段。性強、體積小、重量輕、可靠性高等ASIC的共同優(yōu)點，同時它還具有現(xiàn)場可編程的特性。等特點，因而現(xiàn)在被廣泛地應(yīng)用在數(shù)字通信、圖形圖像、儀表、兵器等系統(tǒng)中。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路芯片，而且希望ASIC的設(shè)計周期盡?？赡芏?，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，

　　

【正文】 case (xmitdataSelH) x_STARTbit:uart_xmitH=LO。 x_STOPbit: uart_xmitH=HI。 x_ShiftReg:uart_xmitH=xmit_ShiftRegH[0]。 default:uart_xmitH=x。 endcase //位元時間計數(shù)器 always @ (posedge sys_clk or negedge sys_rst_1) if(～ sys_rst_1) bitcell_trH=0。 else if (countEnaH) bitcell_trH=bitcell_trH +1。 else bitcell_trH=0。 //移位寄存器，低位先被移出 always @ (posedge sys_clk or negedge sys_rst_1) if(～ sys_rst_1) xmit_ShiftRegH=0。 else if(load_shiftRegH)xmit_shiftRegH=xmit_dataH。 else if (shiftEnaH) begin xmit_ShiftRegH[6:0]=xmit_ShiftRegH[7:1]。 xmit_ShiftRegH[7]=HI。 end else xmit_ShiftRegH=xmit_ShiftRegH。 //已發(fā)送位計數(shù)器 always @ (posedge sys_clk or negedge sys_rst_1) if(～ sys_rst_1) bitCountH=0。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 27 else if (rst_bitCountH)bitCountH=0。 else if(ena_bitCountH) bitCountH= bitCountH +1。 //狀態(tài)變量傳遞 always @ (posedge sys_clk or negedge sys_rst_1) if(～ sys_rst_1) state=x_IDLE； else state=next_state。 //發(fā)送狀態(tài)機 always @ (state or xmitH or bitcell_trH or bitcountH) begin next_state=state。 load_shiftReg=LO。 countEnaH=LO。 shiftEnaH=LO。 rst_bitCountH=LO。 ena_bitCountH=LO。 xmitDataSelH=x_STOPbit。 xmit_doneInH=LO。 case(state) x_IDLE: begin //x_IDLE 狀態(tài)，等待開始命令 if（ xmitH） begin next_state=x_START。 load_shiftRegH=HI。 end else begin next_state=x_IDLE。 rst_bitCountH=HI。 xmit_doneInH=HI。 end end 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 28 x_START: begin //x_START 狀態(tài)，發(fā)送起始位 S xmitDataSelH=x_STARTbit。 if(bitcell_trH==4’hf) next_state=x_WAIT。 else begin next_state=x_START。 countEnaH=HI。 //允許計數(shù) end end x_WAIT： begin //x_WAIT 狀態(tài)，在發(fā)送管腳上傳送數(shù)據(jù)等待一個位 元時間 xmitDataSelH=x_ShiftReg。 //一個位元時間等待結(jié)束 if（ bitCountH==4’hE） begin if(bitCountH==WORD_LEN) next_state=x_stop。 else begin next_state=x_SHIFT。 ena_bitCountH=HI。 //發(fā)送新數(shù)據(jù) end //等待未結(jié)束 end else begin next_state=x_WAIT。 countEnaH=HI。 end end x_SHIFT: begin //x_SHIFT 狀態(tài)，移位輸出下一位 xmitDataSelH=x_ShifReg。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 29 next_state=x_WAIT。 shiftEnaH=HI。 //移位輸出一下位 end x_STOP: begin //x_STOP 狀態(tài)，發(fā)送停止位 PB xmitDataSelH=x_STOPbit。 if(bitCell_trH==4’hF) begin next_state= x_IDLE。 xmit_doneInH=HI。 end else begin next_state=x_STOP。 countEnaH=HI。 //允許位元計數(shù)器 end end default:begin next_state=3’bxxx。 load_shiftRegH=x。 countEnaH=x。 shiftEnaH=x。 rst_bitCountH=x。 ena_bitcountH=x。 xmitDataSelH=2’bxx。 xmit_doneInH=x。 end endcase end //寄存狀態(tài)機的輸出已消除危險路徑 always @ (posedge sys_clk or negedge sys_rst_1) 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 30 if(～ sys_rst_1) xmit_doneH=0。 else xmit_doneH=xmit_doneH。 endmodule 波特率模塊 波特率是串行通信的重要指標(biāo)，表示數(shù)據(jù)傳輸?shù)乃俣龋?即 每秒鐘傳送的二進制數(shù)據(jù)的位數(shù)， 也是 單位時間內(nèi)傳送的信息量。在串行異步傳送中，常用到的波特率 為 1200b/s、2400b/s、 4800b/s、 9600b/s、 19200b/s 等。波特率發(fā)生器實際上是一個分頻器，主要是產(chǎn)生和 RS232通信所采用的波特率同步的時鐘。由于串行數(shù)據(jù)幀與接 收數(shù)據(jù)時鐘是異步的，所以存 UART 的接收端在什么時刻將數(shù)據(jù)移入寄存器，怎樣選擇可靠的采樣點是非常關(guān)鍵的。一般采用高速時鐘對串行數(shù)據(jù)采樣是非常有效的方法。在實際設(shè)計中，一般最大選擇 16 倍于波特率的時鐘頻率。實現(xiàn)波特率時鐘的基本思路就是設(shè)計一個 計數(shù)器 ，該計數(shù)器工作在速度很高的系統(tǒng)時鐘下，通過總線寫入不同的數(shù)值到波特率發(fā)生器保持寄存器中，然后用計數(shù)器的方式生成所需要的各種波特率就能得到所需的波特率時鐘， 波特率變換模塊的功能是利用外部時鐘信號 sys_clk 產(chǎn)生 uart_clk 信號。與前面的描述一致， uart_clk 的頻率為波特率的 16 倍。 module baud @ (sys_clk， sys_rst_1， baud_clk， baud_rate_div) input sys_clk。 input sys_rst_1。 output baud_clk。 input [15:0] baud_rate_div。 //存儲單元定義 reg [15:0]clk_div。 reg baud_clk。 always @ (posedge sys_clk or negedge sys_rst_1) if (～ sys_rst_1) begin clk_div=0。 baud_clk=0。 end else if (clk_div==baud_rate_div) begin 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 31 clk_div=0。 baud_clk=～ baud_clk。 end else begin clk_div=clk_div+1。 baud_clk=baud_clk。 end endmodule 驗證 把實驗板上電，下載完成后在 PC 上打開串口調(diào)試助手，實現(xiàn)的功能如圖所示，這就是 FPGA 里實現(xiàn)從 PC 接收數(shù)據(jù)，然后把接收到的數(shù)據(jù)發(fā)回去。使用的是 串口 UART 協(xié)議進行收發(fā)數(shù)據(jù)。用串口調(diào)試助手，如下： 圖 36 驗證圖 在上方接收區(qū)的串口選擇 COM1，波特率選擇 9600，但 發(fā)送數(shù)據(jù)的波特率可選9600bps,19200bps,38400bps,57600bps,115200bps 等，是可調(diào)的。發(fā)送格式為： 1bit 起始位，8bit 數(shù)據(jù)， 1bit 停止位，無校驗位。經(jīng)過下載驗證，其 結(jié)果完全符合 UART 協(xié)議的要求和預(yù)期的結(jié)果 。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 32 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 33 結(jié) 論 本文設(shè)計的模塊工作在應(yīng)用比較普遍的方式 ,實現(xiàn)全雙工的通信。還可以通過設(shè)置波特率發(fā)生器的寄存器設(shè)置工作的波特率 ,以 適應(yīng)各種不同的場合。本文介紹了用軟件方式構(gòu)建 UART 的一種方法 ,本設(shè)計完全采用 VerilogHDL 語言進行描述。實現(xiàn)了 UART 設(shè)置的系統(tǒng)時鐘輸入，復(fù)位輸入 ,數(shù)據(jù)接收，數(shù)據(jù)發(fā)送，波特率發(fā)生器 。移位寄存器的實現(xiàn)，計數(shù)器的實現(xiàn)。并詳細討論了采用 VerilogHDL 對異步通信接口 UART 接收、發(fā)生模塊的設(shè)計流程。 所設(shè)計的模塊達到設(shè)計的目的和要求 ,具有一定的工程實際價值。 數(shù)據(jù)采集系統(tǒng)經(jīng)常采用 UART 異步串行通信接口作為系統(tǒng)的短距離串行通信。相對于傳統(tǒng)的 UART 器件來說，把具有 UART 功能的 IP 核集成在 FPGA 中的更有利于提高數(shù)據(jù)采集系統(tǒng)的可靠性和穩(wěn)定性，減小電路板面積。該系統(tǒng)設(shè)計的 UART 通過驗證，經(jīng)綜合、編譯、嵌入 FPGA，成功實現(xiàn)系統(tǒng)通信。 采用 FPGA 實現(xiàn)串口通信功能將給產(chǎn)品設(shè)計研發(fā)帶來極大方便，并且可以降低成本，這種采用可編程邏輯器件代替硬件實現(xiàn)協(xié)議功能方案是未來電子產(chǎn)品的發(fā)展趨勢。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 34 致 謝 在這段將近 6 個月的時間里，我一直圍繞著我的畢業(yè)設(shè)計奮斗，有時也挺痛苦的，現(xiàn)在我終于完成了我的畢業(yè)設(shè)計，在做個設(shè)計以及寫論文期間，出現(xiàn)了很多問題，但是指導(dǎo)老師是一個有耐心又稱職的老師，他 也不厭其煩得給我解決我的問題，如：幫助我對這個設(shè)計的理論基礎(chǔ)，整個系統(tǒng)的構(gòu)造的詳細了解；幫助我查閱資料和資料提供；還有論文各方面的寫作問題的糾正等。我之所以能完成好這個畢業(yè)設(shè)計，多虧了我的指導(dǎo)老師對我的細心教導(dǎo)，所以我非常感謝我的指導(dǎo)老師何云龍。 其次感謝我們的任課老師彭章君對我這個設(shè)計上涉及到的程序問題的指導(dǎo)。也感謝我們的 Verilog 數(shù)字系統(tǒng)設(shè)計老師趙?？?，因為他平時上課對我們的監(jiān)督，以及他上課方式，讓我們喜歡他的課，所以選了這個畢業(yè)設(shè)計題目。也感謝他在開題時的指導(dǎo)，以及給予我對這次設(shè)計思路的提點。 然 后感謝我的同學(xué)田海燕 、曹微等，感謝她們給予我精神上的開導(dǎo)和生活上的幫助以及對我在論文寫作的部分時間的監(jiān)督。 最后感謝中國共產(chǎn)黨給予我學(xué)習(xí)的機會，更要感謝西南科技大學(xué)城市學(xué)院給予我一個學(xué)習(xí)的平臺，讓我好好的完成了我的四年大學(xué)生活，讓我有一個美好的經(jīng)歷和回憶。 再次由衷的感謝所有給予我?guī)椭椭笇?dǎo)的人。 西南科技大學(xué)城市學(xué)院本科生畢業(yè)論文 35 參考文獻 [1] K. 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