【正文】 說明，信號類型聲明和功能描述。 在編寫 Verilog HDL 程序 時還需要常量，參數(shù) (Parameter)型和變量。 在程序運行過程中 ,其值不能被改變的量稱為常量。 參數(shù) 型數(shù)據(jù)是一種常數(shù)型的數(shù)據(jù) ， 用 參數(shù) 來定義常量 ， 即用 參 數(shù) 來定義一個標識符代表一個常量 ， 稱為符號常量 。 采用標識符 來 代表一個常量 ，這樣 可提高程序的可讀性和可維護性。 參數(shù)型常數(shù)經(jīng)常用于定義延遲時間和變量寬度。 變量 是 在程序運行過程中其值 是 可以改變的量 ， 在 Verilog HDL 中變量的數(shù)據(jù)類型有很多種 ，我們這里主要介紹三種： wire 型變量、 reg 型變量和 memory 型變量。 wire 型表示結構（例如門）之間的物理連接。 wire 型的變量不能儲存值，而且它必須受到驅動器或連續(xù)賦值語句 assign 的驅動。如果沒有驅動器連接到 wire 型變量上，則該變量就是高阻態(tài)。 wire 型數(shù) 據(jù)常用來表示以 assign 關鍵字指定的組合邏輯信號。Verilog 程序模塊中輸入輸出信號類型缺省時 將 自動定義為 wire 型。 wire 型信號可以用作任何方程式的輸入，也可以用作 “ assign” 語句或實例元件的輸出 。 reg 型 是寄存器數(shù)據(jù)類型的關鍵字。寄存器是數(shù)據(jù)儲存單元的抽象。通過賦值語句可以改變寄存器的值，其作用相當于改變觸發(fā)器存儲器的值。 reg 型數(shù)據(jù)常用來表示always 模塊內(nèi)的指定信號，常代表觸發(fā)器。 reg 類型數(shù)據(jù)的缺省初始值為不定值 x。 memory 型是 通過擴展 reg 型數(shù)據(jù)的地址范圍來生成 的 。由于 Verilog HDL 通過對reg 型變量建立數(shù)組來對存儲器建模，可以描述 RAM 型存儲器， ROM 存儲器和 reg 文件。數(shù)組中的每一個單元通過一個數(shù)組索引進行尋址。 但 在 Verilog 語言中沒有多維數(shù)組存在 ，所以就需要 memory 型 來生成 。 其次，在編寫 Verilog HDL程序 是還需要各種的運算符。 有算術運算符（ +， ?， ， %等 ），位運算符（ amp。， ~ 等），邏輯運算符（ amp。amp。， || 等），關系運算符（ ， 等 ），大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 12 等式運算符（ = =， ！ = 等 ），移位運算符（ , 等 ），位拼接運算符 ，縮減運算符等 [14]。 在程序 編寫的公式中如果用到多個運算符，這時就需要按照每種運算符的優(yōu)先級順序來進行運算。 每種運算符的優(yōu)先級別 各不相同 ， 優(yōu)先級從上到下依次遞減，最上面具有最高的優(yōu)先級 。其中邏輯非運算符的優(yōu)先級最高，邏輯或運算符的優(yōu)先級最低。下表為 各運算符的優(yōu)先級別 ： 圖 25 各運算符的優(yōu)先級別 最后， 在編寫 Verilog HDL程序是還需要 各種的語句。 （ 1） 賦值語句有兩種，一種是 非阻塞賦值（ non_blocking）（如 ） ，同一個 always塊內(nèi)的 賦值語句操作可以同時進行，只有塊結束后才完成賦值操作， b的值不會立即改變。 還有一種是阻塞賦值（ blocking） （如 b=a） ， 同一 block內(nèi)，后一語句的執(zhí)行必須等到前一語句執(zhí)行完才能執(zhí)行， 賦值語句執(zhí)行完后 ， 塊才結束 ， b的值在賦值語句執(zhí)行完后立刻就改變 。（ 2）條件語句常用的也是兩種，一種是 ifelse語句， if語句用來判定所給的條件是否滿足，根據(jù)判定的結果（真或假）決定執(zhí)行 運行的 結果 。 if語句的表達式一般是邏輯表達式或關系表達式。另一種是 case語句。 case語句是一種多分支語句，可直接處理多分支選擇。（ 3）循環(huán)語句常用的有四種 。 forever語句是可以連續(xù)執(zhí)行的循環(huán)語句； repeat語句是可以連續(xù)執(zhí)行一條語句 n次； while語句是執(zhí)行一條語句直到某個條件不滿足。如果一開始條件就不滿足（為假），則語句一次也不 能 被執(zhí)行 ； for語句需要三個步驟來完成循環(huán)，第一步是先給控制循環(huán)次數(shù)的變量賦初值，第二步是判定控制循環(huán)的表達式的值，如為假就跳出循環(huán)語句，如為真則執(zhí)行指定的語句后，進行第三步，第三步是執(zhí)行一條賦值語句來修正控制循環(huán)變量次數(shù)的變量的值，然后回到第二步繼續(xù)運行。（ 4）結構說明語句常用 的 有四種。 initial語句是仿真開始時對各變量進行初始化，只執(zhí)行一次； always語句在仿真過程中不斷重復執(zhí)行，但 always后面跟著的過程塊是否執(zhí)行 ，就要看它的觸發(fā)條！ ~ / % + ? = = = = ! = = = = ! = = amp。 ^ ^ ~ | amp。 | | 高 低 優(yōu)先級別 大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 13 件是否滿足了 ； task和 function說明語句分別用來定義任務和函數(shù)，利用任務和函數(shù)可以把一個很大的程序模塊分解成許多小的任務和函數(shù)便于理解和調(diào)試 [14]。 Verilog 的語言優(yōu)勢 Verilog HDL 推出已經(jīng)有 20 年了，擁有廣泛的設計群體，成熟的資源也比其他語言豐富。 Verilog 更大的一個優(yōu)勢是 ， 它非常容易掌握，只要有 C 語言的編程基礎，通過比較短的時間，經(jīng)過一些實際的操作 就 可以在 2～ 3 個月內(nèi)掌握這種 語言 。而其他語言設計相對要難一點，像 VHDL 語言，它不是很直觀，需要有 Ada 編程基礎，至少 需 要半年以上的專業(yè)培訓才能掌握。 還有 Verilog HDL 允許對同一個電路進行不同抽象層次的描述，包括開關級、門級、 RTL 級或者行為級描述電路； Verilog HDL 不僅 可以設計電路，也可以描述電路的激勵，用于電路的驗證； Verilog HDL 是 IEEE 標準，得到絕大多數(shù) EDA 工具的支持； Verilog HDL 設計 具有 工藝無關性， 適合 綜合 設計 ；有大量的單元庫資源； Verilog HDL 類似編程，有利于開發(fā)調(diào)試，在設計前期就可以完成電路功能驗證，減少費用和時間； Verilog HDL 與 C 語言有 PLI 接口，設計者可以通過編寫增加的 C 語言代碼來訪問 Verilog 內(nèi)部數(shù)據(jù)結構，擴展語言的功能 等。 通過 Verilog HDL 和 VHDL 比較來看出 Verilog 語言的優(yōu)勢。目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。一般認為 Verilog 在系統(tǒng)級抽象方面要比 VHDL 略差 一些， 但 在門級開關電路描述方面要強的多。目前在美國，高層次數(shù)字系統(tǒng)設計領域中，應用 Verilog 和 VHDL 的比率 分別 是 80％和 20％；日本和臺灣 與 美國差不多； 但 在歐洲 VHDL 發(fā)展的比較好。在中國很多集成電路設計公司都采用 Verilog，但 VHDL 也有一定的市場。 總的來說， 采用 Verilog HDL 設計時具有以下優(yōu)點 [8]： (1)設計者可以在非常抽象的層次上對線路進行描述而不必選擇特定的制造工藝。邏輯綜合工具可以將設計自動轉換成任意一種制造工藝版圖。如果出現(xiàn)新的制造工藝， 也不必對電路重新設計，只要將 RTL 級描述輸入綜合工具，即可生成針對新的門級網(wǎng)表。 這 種 設計 使得工程師在功能設計、邏輯驗證階段，可以不必過多 得 考慮門級及工藝實現(xiàn)的具體細節(jié)，只需要利用系統(tǒng)設計時對芯片的要求，施加不同的約束條件即可。 (2)設計者可以在設計周期的早期對電路的功能進行仿真驗證?？梢院苋菀椎膶?RTL級描述進行優(yōu)化和修改，這樣可以在初期發(fā)現(xiàn)和排除絕大多數(shù) 的 設計錯誤，大大降低了在設計后期的門級網(wǎng)表和版圖上出錯的可能性，避免設計過程的反復，縮短了設計周期。 (3)使用 Verilog 進行編寫程序，帶有文字注釋的源程序非常方便修改。與門級電路圖相比，能夠對電路進行更加簡明扼要的描述。更加便于理解。對于復雜的設計，如果用門級原理圖來表達，幾乎是無法理解的。 (4)Verilog 是一種通用的硬件描述語言，易學易用。可以在不同抽象層次上對電路進行描述。絕大多數(shù)流行的綜合工具都支持 Verilog，所有的制造商 也 都提供 Verilog 綜合之后仿真的原件庫。 大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 14 3 FPGA 的簡介 FPGA 的 發(fā)展歷程 FPGA 并非是近 幾 年來才有的， FPGA 一詞于 1984 年就已經(jīng)出現(xiàn)，至今已經(jīng)超過20 年以上的時間，不過過去十多年內(nèi) FPGA 都未受到太多的重視，原因是 FPGA 的功耗用電、電路密度、頻率效能、電路成本等都不如 ASIC， 而 在這十多年內(nèi)， FPGA 多半只用在一些特殊 的 領域，例如芯片業(yè)者針對新產(chǎn)品測試市場反應，即便初期產(chǎn)品未 能達 到 量產(chǎn)規(guī)模，也能先以 FPGA 制成產(chǎn)品 進行 測試。 有些芯片設計公司承接了 一些 小型的設計項目 ， 在量產(chǎn)規(guī)模不足 的情況 下也一樣使用 FPGA，或如政府、軍方的特殊要求，不期望使用開放的芯片與電路，也會傾向使用FPGA。不過如前所述的，在愈來愈多芯片無法用開設掩膜 的 模式 生產(chǎn) 后 ，這些芯片 又想 上市，就只好以 FPGA 模式來生產(chǎn)。所幸 FPGA 也受益于摩爾定律，在工藝技術不斷的 提升下，晶體管愈來愈縮密化，原本相較 ASIC 遜色的電路密度過低、頻率效能過低、電路成本過高等問題，在新一代 FPGA 上，早已拉近與 ASIC 間的表現(xiàn)差距。 正因如此，近年來 FPGA 不斷搶食 ASIC 市場，迫使 ASIC 業(yè)者不得不推出策略因應，最顯著的策略就是提出結構化 ASIC(Structured ASIC) ，或者也稱為平臺化ASIC(Platform ASIC)，結構化 /平臺化 ASIC，期望通過減少重新開設的掩 膜數(shù)、減少電路修改成本及時間，使芯片可以更早上市。但結構化 和 平臺化 ASIC 只是減少重開掩膜的張數(shù)，并不能完全免除掩膜的使用，加上配套的設計工具 (EDA)與已有數(shù)十年運用的ASIC、 FPGA 相比，明顯不夠完備，后勢發(fā)展與市場接受度尚待時間考驗。特別是 LSI Logic(巨積科技 )、 NEC Electronics(NEC 電子 )等大廠紛紛退出后，結構化 ASIC 的推行氣勢就更為薄弱 [9]。 當然， FPGA 因 為 掩膜 的 成本攀升以及摩爾定律而逐漸走俏，成本、效能等特性表現(xiàn)也逐漸改善，但依然有一點是 FPGA 持續(xù)低 弱的，那就是功耗用電。就一般而言，要實現(xiàn)相同的功效電路，用 FPGA 實現(xiàn)的功耗用電是 ASIC 的 15 倍之高。 FPGA 的 產(chǎn)品特性 及 發(fā)展現(xiàn)狀 FPGA 的產(chǎn)品特性 [3]有： （ 1）開發(fā)周期短 因為 FPGA 很容易用電學方法在芯片上印制出電路圖形，比通常的掩膜編程快的多，若采用掩膜編程一般需幾個星期才能完成的設計，采用 FPGA 只需幾天 甚至 幾個小時就可完成，大大縮短了開發(fā)周期。 （ 2）降低開發(fā)費用 因為 FPGA 具有可測性及重復編程能力，如果產(chǎn)品 在出廠前發(fā)現(xiàn)了程序上的錯誤，可隨時修改，擦除重作，更準確地完成設計，不會導致產(chǎn)品的報廢，另外， FPGA 母片在出廠時可進行 100%的測試，因此用戶幾乎不需負擔 “ NRE” （非循環(huán)工程）的費用。 大連交通大學信息工程學院 20xx屆 本科生畢業(yè)設計（論文） 15 （ 3）用戶沒有投片的風險 準備批量生產(chǎn)的 ASIC 電路在試投片前，可用 FPGA 來 驗證電路的功能，大大降低了投片的風險。 （ 4）使用靈活 FPGA 內(nèi)部有豐富的觸發(fā)器、輸入輸出引線，每個引線可具有不同的功能，所以使用非常 的 靈活。 （ 5） FPGA 器件采用高速（ HCMOS）工藝，功耗低且可與 CMOS、 TTL 電平兼容。 由于 FPGA 的這些特性，使得 近 5 年來， FPGA 的應用已經(jīng)從過去通信基礎設備這一非常窄的領域迅速擴展到了今天非常廣泛的應用領域。 FPGA 產(chǎn)品的應用領域已經(jīng)從原來的通信擴展到消費電子、汽車電子、工業(yè)控制、測試測量等廣泛的領域 [9]。在許多新興和快速成長的市場上， FPGA 作為核心器件 也 被廣泛采用。無線通信、工業(yè)、科學及測量、醫(yī)療設備、音視頻廣播、汽車、計算、存儲應用和快速發(fā)展的消費品市場，都成為 FPGA 業(yè)務發(fā)展的重點領域。在這種情況下， FPGA 企業(yè)也開始了相應的轉型，以適應新的發(fā)展需求 [12]。應用的變化也使 FPGA 產(chǎn)品近幾 年的演進趨勢越來越明顯：一方面， FPGA 供應商致力于采用當前最先進的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用 IP（知識產(chǎn)權）或客戶定制 IP 被引入 FPGA 中，以滿足客戶產(chǎn)品快速上市的要求。此外， FPGA 企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來越苛刻的低功耗需求。 隨著需求量的不斷增加， FPGA 的技術得到了迅速發(fā)展。從器件的速度來看，已制成了 80MHz 時鐘頻率的高速器件， FPGA 的速度已不再成為選擇的障礙。從集成度來看，實際使用器件已達 13000 門，可滿足 ASIC 設計需求的 75%。 從工藝上 來看，目前正處于從 向 過度時期。最近已制成了 的器件。從總的來看，現(xiàn)在的FPGA 的性能相當于 時代的門列陣，還沒有達到固定標準結構程序階段，也可以說正處于從單一型供貨向多種供貨