基于fpga的數(shù)據(jù)采集系統(tǒng)電路設計_畢業(yè)設計論文-免費閱讀
【正文】 BEGIN q = sub_wire0(7 DOWNTO 0)。 lpm_width : NATURAL。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 USE 。139。 BEGIN CLK0 = LOCK0 WHEN WE=39。 ENTITY CNT10B IS PORT (LOCK0,CLR : IN STD_LOGIC。 AND LOCK39。 REG: PROCESS (CLK ) BEGIN IF (CLK39。LOCK=39。039。) THEN next_state = st3。START=39。139。LOCK=39。模擬信號進入通道 IN0；當 ADDA=39。 ARCHITECTURE behav OF ADCINT IS TYPE states IS (st0, st1, st2, st3,st4) 。 狀態(tài)機工作時鐘 EOC : IN STD_LOGIC。 end process。 process(clk)10kHZ begin if clk39。event and clk=39。 use 。第二，濾波部分可以找到更合適的濾波器件，以提高波形的平滑度。 第三章 系統(tǒng)軟硬件調試 根據(jù)系統(tǒng)總體要求，把寫好的 VHDL 程序進行引腳鎖定，綜合，適配，編程下載，調試。 當 WREN=‘ 0’時，采樣禁止，允許讀出 RAM 中的數(shù)據(jù)。 TL082 是一通用 JFET 雙運算放大器。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內容線性變化 。 輸入與 TTL 兼容。 DAC0832 是 8分辨率的 D/A 轉換集成芯片 ， 由 8位輸入鎖存器、 8 位 DAC 寄存器、 8 位 D/A 轉換電路及轉換控制電路構成。 ALE：地址鎖存允許信號輸入端。 START： A/D 轉換啟動信號輸入端。實物如圖 所示： 圖 系統(tǒng)的線性電源實物圖 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 6 PCB 圖見附錄一。 Quartus II 簡介 由 Altera 提供的 FPGA 開發(fā)集成環(huán)境― Quartus II，因為其 運行速度快，界面統(tǒng)一，功能集中，易學易用等特點 ，迅速占領了市場 [5]。 用 FPGA 做一些協(xié)議 實現(xiàn)和邏輯控制 ， 如果協(xié)議理解錯誤或者邏輯需要更改，不需要動 PCB。 即常常需要將模擬量轉換成數(shù)字量 ， 簡稱為 AD 轉換 ， 完成這種轉換的電路稱為模數(shù)轉換器 ， 簡稱 ADC。 12 時鐘控制設計 8 按鍵控制模塊 10 軟件設計 ............................................................ 11 ADCINT 設計 13 系統(tǒng)頂層設計 EDA簡介 EDA，即 電子設計自動化（ Electronic Design Automation）的縮寫 。另外 ， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 Quartus II 支持 VHDL、 Verilog 的設計流程，提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，同時，它還具備仿真功能，因此給系統(tǒng)的軟硬件設計和調試帶來了很大的便利。 數(shù)據(jù)采集模塊 系統(tǒng)采用 ADC0809 進行數(shù)據(jù)采集 ,ADC0809 是 逐次逼近式 A/D 轉化器，由 8位 A/D 轉換器、 8 路多路開關以及微處理機兼容組成的控制邏輯的 CMOS 組件。 EOC：轉換結束信號輸出引腳，開始轉換時為低電平，當轉換結束時為高電平。 ABC：地址輸入線。 它因為 價格低廉、接口簡單、轉換控制容易等優(yōu)點， 而 得到 了 廣泛的應用 [7]。 它的內部邏輯結構如圖 所示： 圖 DAC0832 內部邏輯結構 DAC0832 引腳排列如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 9 圖 引腳排列 CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效 。 IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù) 。 它的內部結構和引腳排列如圖 所示 [8]： 圖 TL082 內部結構和引腳排列 TL082 為 8引腳雙列直插式封裝，各引腳含義如下： （ 1） Output 1—— 輸出 1； （ 2） Inverting input 1—— 反向輸入 1； （ 3） Noninverting input 1—— 正向輸入 1； （ 4） Vcc—— 電源 12V； 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 10 （ 5） Noninverting input 2—— 正向輸入 2； （ 6） Inverting input 2—— 反向輸入 2； （ 7） Output 2—— 輸出 2； （ 8） Vcc+—— 電源 +12V。把示波器接到 DAC0832的輸出端就能看到波形。將線性電源模塊、數(shù)據(jù)采集模塊、 FPGA 模塊 、 數(shù)據(jù)輸出模塊 及按鍵控制模塊 連接好，時鐘頻率由系統(tǒng)時鐘信號輸入電路提供，然后通過 JTAG 下載模式在線 將生成的配置文件寫入芯片中 ，如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 15 圖 程序下載 通過反復調試、修改、功能驗證確認無誤后，用示波器探頭接 DAC0832 輸出端 。第三， RAM8 采用 8 位，針對輸出平坦度不夠的問題，可以通過軟硬件修正的方法來解決，可以擴充 ROM 的容量。 entity clk_b is port(clk: in std_logic。139。event and clk=39。 clk500K = clk1。 轉換狀態(tài)指示，低電平表示正在轉換 ALE : OUT STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。139。039。LOCK=39。039。 EOC=1 表明轉換結束 ELSE next_state = st2。OE=39。139。EVENT AND CLK=39。EVENT THEN REGL = D 。 CLK : IN STD_LOGIC。139。 THEN CQI = CQI + 1。 LIBRARY l
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