【正文】 ?? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 9 頁 共 38 頁 數(shù)字上變頻器的運(yùn)算速度受硬件電路處理能力的限制，其運(yùn)算速度決定了 DDC 的最高輸入信號數(shù)據(jù)率，相應(yīng)的也限定了 ADC 的最高采樣速率。一個(gè)實(shí)信號的解析表示 (正交分解 )在信號處理中有著極其重要的作用，是軟件無線電的基礎(chǔ)理論之一，從解析信號中很容易獲得信號的三個(gè)特征參數(shù)：瞬時(shí)幅度、瞬時(shí)相位和瞬時(shí)頻率，而這三個(gè)特征參數(shù)是信號分析、參數(shù)測量或識別解調(diào)的基礎(chǔ) 。此外仿真的方法還有利用 matlab 軟件與 EDA 軟件進(jìn)行的聯(lián)合仿 真。 對于設(shè)計(jì)軟件，一般是每個(gè) FPGA 提供商就有一套專門設(shè)計(jì)用的軟件。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。具體介紹如下： （ 1）可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。而且對幾種不同功能的邏輯電路可以采用相同的硬件電路，這也減少了許多硬件設(shè)計(jì)的工作量。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 4 頁 共 38 頁 2 FPGA 系統(tǒng)設(shè)計(jì)基礎(chǔ) FPGA 簡介 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 （ 1）首先要理解數(shù)字上變頻的基本原理，了解通信原理的相關(guān)知識。AD 公司的 AD6620, AD6624。在目前大多數(shù)軟件無線電接收機(jī)中，一般先經(jīng)模擬下變頻 至適當(dāng)中頻，然后在中頻用 ADC 數(shù)字化后輸出高速數(shù)字中頻信號，再經(jīng)數(shù)字下變頻器 (Digital Down ConverterDDC)的變頻、抽取和低通濾波處理之后變?yōu)榈退俚幕鶐盘?，最后將基帶信號送給通用 DSP 器件作后續(xù)的解調(diào)、解碼、抗干擾、抗衰落、自適應(yīng)均衡等處理。軟件無線電強(qiáng)調(diào)體系結(jié)構(gòu)的開放性和全面可編程性，通過軟件的更新改變硬件的配置結(jié)構(gòu)，實(shí)現(xiàn)新功能，并有利于硬件模塊的不斷升級和擴(kuò)展。 現(xiàn)場可編程門陣列（ FPGA）具有功能強(qiáng)大，開發(fā)過程投資小、周期短，可反復(fù)編程修改，保密性能好，開發(fā)工具智能化等特點(diǎn)，正好充分發(fā)揮了軟件無線電可編程能力強(qiáng)，易于升級的特點(diǎn)。 關(guān)鍵詞 ： 數(shù)字上變頻； FPGA；插值； HB 濾波器； CIC 濾波器 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 2 頁 共 4 頁 Abstract Digital Frequency Conversion Technology in Software Defined Radio and various types of digital launch or receivers have been widely used. As the digital signal processor (DSP) processing speed is limited, often it is difficult for A / D sampling rate to be highspeed digital signal directly to the various categories of realtime processing. In order to resolve this contradiction, the need for digital up or down conversion technology, highspeed sampling rate of signals to be turned into a low rate of baseband signal for the next stage of signal processing. With fieldprogrammable array (FPGA) to the design of digital downconverter has many advantages. FPGA hardware has strong stability and high putational speed, the software has programmable features, and in some special DDC chip technology can not pletely meet the indicators, so the number of used FPGA to design the next converter is a good solution. Digital Up Converter Based on the basic principles of the use of the various advantages of FPGA devices, development tools in the FPGA on the Quartus II. DUC pleted the design, integration, and ultimately the realization of the simulation in Modelsim. First introduced the principle of digital up conversion and of each module, and then Verliog HDL language by writing and calling IP nuclear to achieve each module function, and finally, through the schematic diagram of the structure to the overall realize frequency in the figures. And through the simulation Modelsim to verify the correctness of the digital frequency. Finally, through the Modelsim simulation to verify the accuracy of the upconversion. Keywords:DUC。 畢業(yè)設(shè)計(jì) (論 文 )說 明 書 題 目： 基于 FPGA 的數(shù)字上變頻設(shè)計(jì) 院 （系）： 信息與通信學(xué)院 題目類型： 理論研究 實(shí)驗(yàn)研究 工程設(shè)計(jì) 工程技術(shù)研究 軟件開發(fā) √ 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 1 頁 共 4 頁 摘 要 數(shù)字變頻技術(shù)在軟件無線電和各類數(shù)字化發(fā)射接收機(jī)中得到了廣泛應(yīng)用。并通過 Modelsim的仿真以驗(yàn)證數(shù)字上變頻的正確性。 理論上，在軟件無線電系統(tǒng)發(fā)送端，將已調(diào)制好的基帶信號通過脈沖成型濾波進(jìn)行整形、采樣抽取等，并經(jīng)過插值濾波來提高采樣速率，之后 與本地的數(shù)控正交振蕩器混頻，得到 I/Q正交信號 ，進(jìn)行數(shù)字混頻后，再經(jīng)過數(shù)模轉(zhuǎn)換（ DAC）后轉(zhuǎn)換成直接中頻輸出。它的實(shí)現(xiàn)是以一個(gè) 通用、標(biāo)準(zhǔn)、模塊化的硬件平臺為依托，通過軟件編程來完成無線電臺的各種功能，從基于硬件、面向用途的電臺設(shè)計(jì)方法中解放出來。在現(xiàn)階段，由于受各種關(guān)鍵器件，特別是受 ADC/DAC(模數(shù)、數(shù)模變換器 )采樣速率、工作帶寬和通用 DSP 器件處理速度的限制，數(shù)字中頻軟件無線電正成為理想軟件無線電的一種經(jīng)濟(jì)、適用的折中選擇。 DDC代表產(chǎn)品有 Harris公司的 HSP50016, HSP50214 系列 。 本課題的工作流程如下安排， 后續(xù)章節(jié)將圍繞該設(shè)計(jì)步驟順序?qū)Ρ敬握n題研究進(jìn)行詳細(xì)敘述。 本文首先概括性的介紹了數(shù)字上變頻技術(shù)的理論基礎(chǔ)，第二章對用到的工具 FPGA進(jìn)行了簡要的介紹說明；第三章對上變頻各個(gè)模塊的關(guān)鍵技術(shù)有正交變換原理、多速率信號處理、高效數(shù)字濾波結(jié)構(gòu)以及數(shù)控振蕩器、混頻器進(jìn)行了一一闡述，第四章是本論文的重點(diǎn)，對上變頻的設(shè)計(jì)思路和具體工作做出了詳細(xì)的 說明介紹；在第五章給出了系統(tǒng)的調(diào)試和驗(yàn)證結(jié)果。因?yàn)殡娐返倪壿嫻δ芸梢杂删幊虜?shù)據(jù)設(shè)定，而且能在線裝入和修改，所以硬件的設(shè)計(jì)和安裝完全可以一次完成，這樣就節(jié)省了修改硬件電路耗費(fèi)的 人力和物力。 典型的 FPGA 通常包含 六部分，分別為可編程輸入 /輸 出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等。 （ 3）嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 由于在設(shè)計(jì)過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所 用的底層單元模塊，所以常常忽略布線資源。而對于設(shè)計(jì)工具來說，這兩種語言都是支持的，并且綜合出來的模塊也是可以混合利用的。 而使用的仿真工具最快的是 Model Technology 公司開發(fā)的 ModelSim 軟件。即 （ 3— 2） 由于 Hilbert 變換是正交變換，所以解析信號 z(t)的實(shí)部和虛部是正交的。這些問題在數(shù)字上變頻中是不存在的，頻率步進(jìn)、頻率間隔等也具有理想的性能，另外，數(shù)字上變頻器的控制和配置更新方便等特點(diǎn)也是模擬上變頻器無法比擬的。 數(shù)字上變頻的基本原理 上變頻是 將具有一定頻率的輸入信號，改換成具有更高頻率的輸出信號 。簡單的數(shù)據(jù)保持法是將序列的每個(gè)采樣點(diǎn)做簡單的保持 (或重復(fù)采樣 )直到下個(gè)采樣點(diǎn)到來。本節(jié)主要介紹多速率信號處理的基本知識和操作，并總結(jié)在數(shù)字通信系統(tǒng)中采用多速率信號處理所帶來的好處。圖 中 L 表示在 x( n) 相鄰樣點(diǎn)之間補(bǔ) L1 個(gè) 0，成為零值內(nèi)插器。 圖 完整的 I 倍內(nèi)插器方框圖 高效數(shù)字濾波器 所謂濾波就是從連續(xù) (或離散 )輸入數(shù)據(jù)中濾除噪聲和干擾以提取有用信息的過程，它不但是軟件無線電系統(tǒng)的基礎(chǔ)，也是整個(gè)數(shù)字信號處理的基礎(chǔ)理論。 CIC 濾波器具有結(jié)構(gòu)簡單、需要存儲量小，不需要乘法和濾波器系數(shù)存儲，并且通過高速積分環(huán)節(jié)和低速梳狀濾波環(huán)節(jié)減少了中間過程的存儲量等優(yōu)點(diǎn)。單級梳狀濾波器的差分方程為 : y(n) = x(n)x(nRM) （ 3— 15） 其 Z 域上的傳遞函數(shù)為 : RMC zH ??? 1z）（ （ 3— 16） 單級梳狀濾波器的基本結(jié)構(gòu)如圖 （ b）所示。因此， CIC 內(nèi)插濾波器的結(jié)構(gòu)如圖 所示。 也就是說信號是可以恢復(fù)的。某一個(gè)頻率的正弦信號可以表示為 : v(t)=Asin(wt+ 0? )=Asin(2pift+ 0? ) （ 3— 21） 式中， A為正弦波的振幅， w為正弦信號的頻率 (角頻率 )， 0? 為初始相位。余弦信 號波形在一個(gè)周期內(nèi)相位幅度的變化關(guān)系可以用圖 中的相位圓表示，每一個(gè)點(diǎn)對應(yīng)一個(gè)特定的幅度值。其 的基 本思想是通過一系列固定的、與運(yùn)算基數(shù)相關(guān)的角度的不斷偏擺以逼近所需的旋轉(zhuǎn)角度。 圖 數(shù)字上變頻原理圖 下面介紹各個(gè)模塊的主要設(shè)計(jì)步驟和內(nèi)容。周而復(fù)始直到加法器出現(xiàn)溢出。將正、余弦波形的量化數(shù)據(jù)存儲于波形查詢表 ROM 中，即可完成正、余弦波發(fā)生的功能。如下圖 所示。在 Matlab 得到濾波器系數(shù)，并可得到階數(shù)為 38，實(shí)際系數(shù)為 39 的低通濾波器系數(shù)。在這個(gè)設(shè)計(jì)中，主要為了簡便起見，我選擇了設(shè)計(jì)單級的 CIC 濾波器。 圖 CIC 插值濾波器模塊 其中 clk 為系統(tǒng)時(shí)鐘頻率 20MHz， clk_div 是 5 MHz， rst 是同步復(fù)位信號。 Modelsim 支持 Verilog、 VHDL 以及他們的混合仿真，它可以將整個(gè)程序分步執(zhí)行，使設(shè)計(jì)者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任